[发明专利]一种JPEG图像解码器的VLSI系统结构及其实现方法

说明书

技术领域

本发明属于数字图像处理领域，涉及到一种JPEG图像解码器的VLSI系统结构及其实现 方法。具体地说涉及采用Verilog HDL语言实现JPEG解码器的硬件实现。

背景技术

JPEG全名为Joint Photographic Experts Group(联合图像专家组)，它是一个在国际 化标准组织(ISO)下从事静态图像压缩制定的委员会。它制定出了第一套国标静态图像压缩 标准ISO 10918-1，简称JPEG。

JPEG标准包括多种不同的压缩方式，其中基准压缩过程得到了最广泛的应用。大多数现在 的视频压缩技术(如MJPEG，MPEG-1/2)都采用了JPEG的基准压缩过程。在当今的多媒体技 术中JPEG图像有着广泛的应用。利用它，可以在显著提高压缩效率(25∶1)的同时，获得 较好的图像效果，从而可以大大减少在存储和传输图像数据所需的存储空间和带宽。

随着近几年技术的发展，便携式电子产品越来越受到重视，这就客观上对JPEG图像文件 的解码速率和效果提出了更高的要求。JPEG解码方式主要有三种，一是传统的纯软件解码， 二是通过MCU控制DSP来实现，三是通过专用解码芯片实现。由于第三种方式相对于其他两 种有着很大的价格优势，使得在现今的便携式电子产品中，专用解码芯片正在成为主流。现 有市场上的的专用解码芯片大多数都是由国外厂商设计并制造的，少数国产芯片其优化算法 和设计方案也都是不公开的。制约JPEG图像解码速率的瓶颈主要集中于标准中的huffman解 码以及IDCT(反离散余弦变换)这两部分。其中huffman解码为变长游程解码，IDCT则一次 需要64个系数才能完成一次计算。为了解决上述难题，现今方案，一般采用并行模块的方式 进行处理，但这样不可避免地造成了芯片面积的扩大，从而使得芯片的成本大大增加。

发明内容

本发明的目的在于解决现有解码芯片设计方案上的不足之处，提供一种结构清晰，运行速 度块，既能高速，有效的对JPEG图像文件进行压缩，同时还能节省芯片面积的JPEG图像解 码器的VLSI系统结构及其实现方法。

为实现上述目的，本发明采用如下技术方案：

一种JPEG图像解码器的VLSI系统实现方法，该实现方法包括以下步骤：

Step1：从外部输入的比特数据流，首先进入到输入FIFO中，然后头码流解析模块对输 入缓冲器的输出数据按照JFIF文件格式进行解析；

Step2：在头码流解析完后，进入到熵解码模块；

Step3：在完成熵解码后，将得到的非零系数进行解量化操作；

Step4：在完成解量化后，进入到反zigzag变换单元；

Step5：在完成反zigzag变换后，将得到的非零系数和当前系数在模块里64个参数的位 置(coeff_cnt)一起输入到IDCT反离散余弦变换模块，进行反离散余弦变换；

Step6：经过IDCT变换后，得到了原始的经过降低分辨率的YCbCr色域的图像信息；

Step7：经过解采样，得到了每个像素的Y，Cb，Cr分量；在得到了每个像素的Y，Cb，Cr 分量后，将每个像素点的Y，Cb，Cr分量的值转换为R，G，B分量的值。

在所述step1中，头码流解析模块采用了双重存储器，用来存储头码流中包含的各种信 息；并且采用一个码流标志位0或者1跟随处理中的码流，通过判断当前处理码流的标志位， 用来决定采用双重存储器中的其中一组数据进行解码。

双重存储器应用于huffman解码系数存储器和量化系数存储器；在解析头码流过程中采 用最高地址位的0-1变换实现分离存储两组来自两幅图像的huffman解码系数和来自两幅图 像的量化系数，并在解码使用过程中采用码流标志位的方式，实现正确系数的读取。

在所述step1中，在熵解码中的对于huffman解码采用96bits缓冲移位寄存器，并根据 解码数据长度分别将码字长度16bits的rd_word，码字长度8bits的rd_byte，码字长度小 于8bits的rd_bits置高电平，反馈到96bits缓冲移位寄存器，使其读入新的等长有效数 据。