[发明专利]一种JPEG图像解码器的VLSI系统结构及其实现方法

权利要求书

1.一种JPEG图像解码器的VLSI系统实现方法，其特征是，该实现方法包括以下步骤：

步骤1：从外部输入的比特数据流，首先进入到输入FIFO模块，然后头码流解析模块对输入FIFO模块的输出数据按照JFIF文件格式进行解析；

步骤2：在头码流解析完后，进入到熵解码模块；

步骤3：在完成熵解码后，将得到的非零系数进行解量化操作；

步骤4：在完成解量化后，进入到反zigzag变换单元；

步骤5：在完成反zigzag变换后，将得到的非零系数和当前系数在模块里64个参数的位置coeff_cnt一起输入到IDCT反离散余弦变换模块，进行反离散余弦变换；

步骤6：经过IDCT变换后，得到了原始的经过降低分辨率的YCbCr色域的图像信息；

步骤7：经过解采样，得到了每个像素的Y,Cb,Cr分量；在得到了每个像素的Y，Cb，Cr分量后，将每个像素点的Y,Cb,Cr分量的值转换为R,G,B分量的值；

在所述步骤1中，头码流解析模块采用了双重存储器，用来存储头码流中包含的各种信息；并且采用一个码流标志位0或者1跟随处理中的码流，通过判断当前处理码流的标志位，用来决定采用双重存储器中的其中一组数据进行解码；

所述双重存储器由huffman解码系数寄存器和量化系数寄存器组成；在解析头码流过程中采用最高地址位的0-1变换实现分离存储两组来自两幅图像的huffman解码系数和来自两幅图像的量化系数，并在解码使用过程中采用码流标志位的方式，实现正确系数的读取；在熵解码中，对于huffman解码采用96bits缓冲移位寄存器，并根据解码数据长度分别将码字长度16bits的rd_word，码字长度8bits的rd_byte, 码字长度小于8bits的rd_bits置高电平，反馈到缓冲寄存器，使其读入新的等长有效数据。

2.如权利要求1所述的一种JPEG图像解码器的VLSI系统实现方法，其特征是，在所述步骤5中，在IDCT反离散余弦变换模块的输入端，伴随待解码的非零数据输出8bit计数器，用来表示当前非零系数在整个待解码模块64输入系数中的位置。