[发明专利]三维存储器器件

说明书

相关申请的交叉引用

本申请要求在2009年2月2日递交的韩国专利申请No.10-2009-0007945的优先权，其内容通过引用结合于此。

发明领域

本发明的构思涉及半导体器件，并且更具体而言，涉及一种三维存储器器件。

背景技术

为了满足用于对卓越性能和低成本的不断增长的需要，需要高集成密度的半导体存储器器件。在传统的二维半导体存储器器件的情况下，它们的集成密度主要由单位存储器单元占用的面积确定。因此，传统的二维半导体存储器器件很大程度受精细图案形成技术的影响。然而，由于需要价格极高的装置实现精细图案，因此二维半导体存储器器件的集成密度在继续增加的同时仍然受到限制。

提出了用于三维形成存储器单元的多种技术，以克服上述限制。根据该技术，三维布置的存储器单元允许有效地使用半导体衬底的面积。出于该原因，三维存储器器件的集成密度变得高于二维半导体器件的集成密度。

发明内容

本发明构思的实施例提供了一种三维半导体器件，该三维半导体器件可以包括半导体衬底、以矩阵形式布置在半导体衬底上的垂直沟道结构、在半导体衬底处设置成与垂直沟道结构直接接触的P型半导体层以及在垂直沟道结构之间的半导体衬底处设置成与P型半导体层相接触的公共源极线。

在一些实施例中，公共源极线可以掺杂有N型杂质。

在一些实施例中，三维半导体器件可以进一步包括在阵列区域外部的半导体衬底上设置的公共源极线焊盘，所述垂直沟道结构设置在该阵列区域中。

在一些实施例中，公共源极线可以在一个方向上延伸。

在一些实施例中，公共源极线可以以矩阵形式设置。

在一些实施例中，三维半导体器件可以进一步包括设置在P型半导体层上以使P型半导体层的表面反型的地选择线。

在一些实施例中，垂直沟道结构中的每个可以具有柱形状或通心面(macaroni)形状。

在一些实施例中，层间电介质可以设置在公共源极线上。

在一些实施例中，垂直沟道结构可以包括虚拟垂直沟道结构，并且公共源极线可以延伸至虚拟垂直沟道结构的下部。

在一些实施例中，公共源极线可以进一步包括金属硅化物和金属中的至少一个。

附图说明

考虑到附图和伴随的详细描述，本发明的构思将变得更加明显。其中示出的实施例仅被提供作为示例，而非作为限制，其中相同的附图标记表示相同或相似的元件。附图没有必要依照比例绘制，而是着重于说明本发明构思的方面。

图1和2是根据本发明构思的实施例的三维半导体器件的电路图。

图3示出了说明根据本发明构思的一些实施例的半导体器件的操作的操作电压。

图4A是根据本发明构思的一些实施例的半导体器件的平面顶视图。

图4B、4C、4D和4E分别是沿图4A中的线I-I′、II-II′、III-III′和IV-IV’截取的横截面图。

图5A至11A是顺序示出形成图4B的半导体器件的方法的横截面图。

图5B至11B是顺序示出形成图4C的半导体器件的方法的横截面图。

图5C至11C是顺序示出形成图4D的半导体器件的方法的横截面图。

图5D至11D是顺序示出形成图4E的半导体器件的方法的横截面图。

图12A是根据本发明构思的一些实施例的半导体器件的平面顶视图。

图12B、12C、12D和12E分别是沿图12A中的线I-I′、II-II′、III-III′和IV-IV’截取的横截面图。

图13是说明根据本发明构思的具有闪速存储器器件的存储器卡的示例的框图。

图14是根据本发明构思的包括闪速存储器系统的数据处理系统的框图。

具体实施方式

下文将参考附图来更加详细地描述本发明构思的优选实施例。然而，本发明构思可以以不同的形式来体现并且不应被构造为限于此处阐述的实施例。相反地，这些实施例被提供为，本公开内容将是彻底的和完整的，并且将向本领域的技术人员全面地传达本发明构思的范围。

在说明书中，出于使说明清楚的目的，层和区域的尺寸被夸大。还将理解，在将层(或膜)称为位于另一层或衬底上时，该层(或膜)可以直接位于该另一层或衬底上，或者也可以存在中间层。此外，尽管在本发明构思的多种实施例中使用诸如第一、第二和第三的术语描述不同的区域和层，但是该区域和层不受这些术语的限制。这些术语仅用于使一个区域或层区别于另一区域或层。因此，在一个实施例中被称为第一层的层在另一实施例中可以被称为第二层。此处描述和例示的实施例包括这些实施例的补充实施例。