[发明专利]信息处理装置、处理器及存储器管理方法

说明书

技术领域

本发明涉及进行对存储器的访问的信息处理装置、处理器及存储器管 理方法。

背景技术

在以往的信息处理装置中，例如使用动态随机存储器(Dynamic Random Access Memory，DRAM)等易失性存储器，作为处理器的主存 储器。进而，在以往的信息处理装置中，与易失性存储器组合地使用二级 存储装置。

在该以往的信息处理装置中，若切断电源则主存储器的内容丢失。因 此，在以往的信息处理装置中，在每次引导时，都需要系统的启动，并且 关于程序启动或数据的读入，每次都需要将程序或数据从二级存储装置读 入到主存储器，从而在执行上需要时间。

此外，在以往的信息处理装置中，在电源被切断了的情况下，主存储 器的内容不会被保存。因此，在以往的信息处理装置未正确地关机的情况 下，数据、系统、程序存在受到破坏的可能性。

在专利文献1(特开平7-146820)中，公开了采用快闪存储器作为信 息处理装置的主存储装置的技术。在专利文献1中，在系统的存储器总线 上，经由本身是易失性存储器的高速缓冲存储器，连接快闪存储器。在高 速缓冲存储器中，设置有记录该高速缓冲存储器中所存储的数据的地址或 访问历史等信息的地址数组。控制器，参照访问目的地的地址，将高速缓 冲存储器或快闪存储器的数据提供到存储器总线上，或者对存储器总线的 数据进行存储。

在专利文献2(特开2001-266580号公报)中，公开了能够将种类不同 的半导体存储装置连接到共同的总线上的发明。

该专利文献2的半导体存储装置，包含随机存储器芯片和具备前述随 机存储器芯片的封装(パツケ一ジ)。前述封装，具有将前述随机存储器 芯片电连接到外部装置的多个引脚。多个引脚，与前述随机存储器和可电 擦除及编程的非易失性半导体存储器共同地提供存储器功能。前述多个引 脚的各个，排列在非易失性半导体存储器的对应的引脚的位置。

发明内容

本发明的第1方式的信息处理装置，具备：地址发生部，在从处理器 发生了对于非易失性存储器的写入的情况下，其以为了抑制写入位置的重 复次数而使该写入位置偏移的方式生成写入地址；顺序发生部，其生成表 示前述写入的新近性的顺序信息；以及写入控制部，其对由前述地址发生 部生成的写入地址，与由前述顺序发生部生成的顺序信息对应地，存储写 入信息。

本发明的第2方式的处理器，具备：地址发生部，在发生了对于非易 失性存储器的写入的情况下，其以为了抑制写入位置的重复次数而使该写 入位置偏移的方式生成写入地址；顺序发生部，其生成表示前述写入的新 近性的顺序信息；以及写入控制部，其对由前述地址发生部生成的写入地 址，与由前述顺序发生部生成的顺序信息对应地，存储写入信息。

本发明的第3方式的存储器管理方法，包括：在从处理器发生了对于 该处理器所使用的非易失性存储器的写入的情况下，以为了抑制写入位置 的重复次数而使该写入位置偏移的方式生成写入地址，并且生成表示前述 写入的新近性的顺序信息；以及对所生成的前述写入地址，与所生成的前 述顺序信息对应地，将写入信息存储到前述非易失性存储器。

附图说明

图1是示出本发明的第1实施方式的信息处理装置的详细结构的一例 的框图；

图2是示出第1实施方式的信息处理装置的概要结构的一例的框图；

图3是示出第1实施方式的信息处理装置中的回写的一例的流程图；

图4是示出第1实施方式的信息处理装置中的取数据的一例的流程图；

图5是示出第1实施方式的信息处理装置的恢复处理的一例的流程图；

图6是示出本发明的第2实施方式的信息处理装置的结构的一例的框 图；

图7是示出本发明的第3实施方式的信息处理装置的结构的一例的框 图；

图8是示出本发明的第4实施方式的程序、数据、状态信息被分离地 存储到多个数据部(存储区域)的非易失性主存储器的一例的框图；

图9是示出从处理器经由易失性存储器而被访问的非易失性主存储器 的一例的框图；

图10是示出本发明的第5实施方式的信息处理装置的结构的一例的框 图；以及

图11是示出本发明的第6实施方式的包含混合主存储器的信息处理装 置的一例的框图。

具体实施方式