[发明专利]运算处理装置

说明书

技术领域

本发明涉及运算处理装置。

背景技术

近年来，为了使处理器的处理速度高速化，使用了采用流水线（pipeline）方式的处理器。作为处理器，例如有CPU（Centoral Processing Unit）、DSP（Digital Signal Processor）、GPU（Graphics Processing Unit）。在流水线方式中，处理器具有实现其功能的多个流水线（指令控制流水线、运算流水线、分支控制流水线等）。而且，各流水线分别被分割成多个工作台（stage）。各工作台包括实现规定步骤的电路单元，在动作频率的倒数、即被称为周期时间的期间内进行动作，以完成分配给各工作台的规定步骤。而且，与先前步骤相关的工作台的输出信号例如被用作与后续步骤相关的工作台的输入信号。

另外，由于提高了处理器的动作频率，使得处理器访问存储器的时间与处理器内的处理相比相对较长。因此，为了缩短处理器处理器访问主存储装置的时间，搭载了缓存存储器这一小容量的高速存储器。

高速缓存存储器被配置在主存储装置的上层，保持主存储装置所存储的数据的一部分。高速缓存存储器被内置于处理器等位于比主存储装置接近于处理器的位置。因此，在处理器对装载于高速缓存存储器的数据进行访问的情况下（以下称为“命中高速缓冲”），处理器能够以短时间访问对象数据。另一方面，在处理器对未被装载于缓存存储器的数据进行访问的情况下（以下称为“未命中高速缓冲”），由于从位于高速缓存存储器的下层的存储器读出数据，所以访问对象数据的时间变长。因此，为了不发生未命中高速缓冲，高速缓存存储器的存储器控制器按照将来自处理器的访问频度高的数据保持于高速缓存存储器，而将访问频度低的数据从高速缓存存储器赶到下位阶层的存储器的方式进行动作。

并且，处理器具有执行运算处理的运算部、和对运算部从高速缓存存储器接收到的数据进行保持的寄存器。寄存器例如被配置在高速缓存存储器的上位阶层，是比高速缓存存储器稍微高速的存储装置。

运算部在发出从高速缓存存储器向寄存器装载数据的装载指令之前，对存储器控制器输出基于装载指令从主存储装置向缓存存储器装载数据的预取指令。由于通过运算部在装载指令之前对存储器控制器输出预取指令，当运算部从高速缓存存储器装载数据时不发生未命中高速缓冲，所以数据访问时间缩短。

专利文献1:日本特开2006－40090号公报

专利文献2:日本特开2000－339157号公报

运算部一旦从高速缓存存储器向寄存器读入了数据之后，就进行各种处理。相对于寄存器所保持的数据容量，高速缓存存储器的一个高速缓存行所保持的数据容量较大。例如，一个高速缓存行中可保持多个由地址确定的数据。

装载指令不是将高速缓存存储器的一个高速缓存行所保持全部数据装载到寄存器的指令，而是从高速缓存行将由地址单位确定的数据装载到寄存器的指令。由运算部对寄存器发出的装载指令是以1个地址单位将数据装载到寄存器的指令，与之相对，预取指令由于相当于从主存储装置向高速缓存存储器的装载，所以是以高速缓存行单位装载数据的指令。因此，例如在以一个高速缓存行中保持的地址为对象发出了两个装载指令的情况下，基于两个装载指令生成的两个预取指令两次从主存储装置中读出相同高速缓存行中所保持的数据。

该情况下，由于根据最初的预取指令从主存储装置装载数据，所以下一个预取指令因为命中高速缓冲而不从主存储装置执行数据的装载。命中高速缓冲的判定通过高速缓存控制器（与图1中的存储器控制器不同的、类似于图1中的第1流水线）中的流水线处理来执行。在从主存储装置向高速缓存存储器装载了数据之后还输出预取指令的情况下，高速缓存控制器进行命中高速缓冲判定。即使在高速缓存存储器中储存了数据，若对储存数据发出多个预取指令，则在流水线处理中也会产生其他的存储（store）指令、装载指令的执行等待，使得对主存储装置的访问时间延长。

发明内容

本申请公开的运算处理装置的目的在于，缩短对主存储装置的访问时间。