[发明专利]包括缓冲器控制逻辑的信号处理系统、集成电路及其方法

说明书

技术领域

本发明的领域涉及包括缓冲器控制逻辑的信号处理系统及其方法，更确切地说，涉及一种包括将设置用以分配用于信息存储的缓冲器的缓冲器控制逻辑的信号处理系统。

背景技术

在信号处理系统中，较之已经发起提取指令的主设备的操作频率，从存储器中提取指令和数据经常是较慢的处理。因此，如果该系统正在进行大量的这种提取操作，其能够导致总体系统性能的显著降低。随着中心处理单元(CPU)时钟频率增加，诸如多核的技术变得更为普遍，片上系统(SoC)处理性能由于在技术上存储器访问速度的改善速度显著落后于CPU时钟速度而导致越来越受限于存储器带宽。

已知的是实现预取方案，由此，先于主设备发起对于数据和/或指令的提取请求而提取数据和/或指令。由此，能够降低访问相对缓慢的存储器元件的性能影响。已知预取方案在缓冲器内存储提取的信息，基于诸如以最近最少使用(LRU)为基础的替换策略，以新提取的信息替换缓冲器的内容。

该已知替换策略的问题在于，在其满足基本上线性的程序流和在程序流中的紧密循环的同时，其没有考虑程序流的长跨度变化。因此，对于包括相对较大比例的程序流的长跨度变化的应用代码，这种已知的替换策略不是缓冲信息的有效方法。

发明内容

本发明提供了一种如随附权利要求所述的信号处理系统、包括诸如信号处理系统的集成电路、及其方法。

根据权利要求描述本发明的特定实施例。

参考下文中所描述的实施例，将理解和阐述本发明的这些和其他方面。

附图说明

通过实例的方式，参考附图，还将描述本发明的细节、方面和具体实施例。出于简单和清楚的目的，示出在附图中的元件，并且不一定将其按比例画出。

图1示出了信号处理系统的示例。

图2示出了存储器存取功能性的示例的简化框图。

图3示出了信息流的示例。

图4示出了用于缓冲信息的方法的简化流程图的示例。

具体实施方式

将参考基本上集成在诸如芯片上系统(SoC)设备的单个半导体器件中的信号处理系统的示例对本发明进行描述。然而，应该明白此处描述的这些示例不限于在诸如集成信号处理系统中使用，并且可以等同地应用到可选的信号处理设置和架构中。此外，因为实现本发明的示例性装置主要由对于本领域的技术人员已知的电子构件和电路组成，为了理解并鉴定本发明的基本原理，以及为了不模糊或偏离本发明的教导，如下文所示，不会以任何超过必要的程度对电路细节进行解释。

现参见图1，示出了信号处理系统100的示例。根据该示例性示例，信号处理系统100集成在集成电路(IC)105中。图1的信号处理系统100包括一个或多个可操作性地与系统互连120耦合的主设备110、115。主设备的示例是中央处理单元(CPU)或者直接存储存取控制器(DMA)。其他主设备能够包括诸如以太网或者FlexRay控制器的通信处理器、图形处理器、和/或控制器等。在一些示例中，例如，在IC 105外部的主设备还例如经由外部总线或者在该IC 105上的互连引脚(未示出)而可被操作性地耦合至系统互连120。以诸如通过根据诸如外围部件接口(PCI)协议或者ARM的高级微控制器总线结构(AMBA^TM)协议的系统总线协议操作的系统总线的任何合适方式，可以实现系统互连120。可选地，系统互连120可以包括切换电路，其在连接到此的不同主和从设备之间路由信息。

一个或多个从设备也能被操作地耦合到系统互连120，其示例性示例包括：输入/输出(I/O)电路125、外围设备130和其他从设备135。这些在图1中示出的从设备也集成在IC 105中。然而，一些或者所有从设备可以可选地位于IC 105外部。信号处理系统100还包括缓冲器控制逻辑142，作为示例性示例，形成操作地耦合到系统互连120的存储器存取逻辑140的部分，将存储器存取逻辑140设置为用于提供对一个或多个存储器元件160的访问。根据示例性示例，一个或多个存储器元件160被示出为集成在IC 105中。然而，在其他示例中，一个或多个存储器元件可以位于IC 105外部。