[发明专利]包含晶片内主动热转移系统之半导体装置

说明书

技术领域

本发明一般而言系关于积体电路制造领域，更具体而言，系关于三维装置中的温度管理。

背景技术

于现代积体电路中，于单一晶片面积上形成有非常大量的个别电路元件，如CMOS、NMOS、PMOS元件形式之场效电晶体、电阻器、电容器及类似元件。典型地，这些电路元件的特征尺寸随着所引进的每个新电路世代而持续缩减，从而使得目前由量产技术所生产的积体电路具有50奈米或更小的关键尺寸，并且在速度及/或功率消耗的效能上有所改善。因此，缩减电晶体之尺寸是稳定改善复杂积体电路(如CPU)之装置效能的重要因素。尺寸的缩减一般而言系与切换速度的增加有关，从而增进电晶体层次之信号处理效能。

除了大量的电晶体元件以外，积体电路中通常形成有复数个被动电路元件(如电容器、电阻器、互连结构等)作为基本电路布局所需。由于该主动电路元件的尺寸缩减，不仅仅可增进个别电晶体元件的效能，亦可改善封装密度，从而提供能够将更多功能性并入给定的晶片面积的潜力。基于此原因，已发展出高复杂度的电路，其中包含不同类型的电路，如类比电路、数位电路等，从而在单一晶片(SOC)上提供完整的系统。

尽管电晶体元件为高复杂度积体电路中实质决定这些装置整体效能的支配性电路元件，但是为了避免过度消耗昂贵的晶片面积，亦必须相对于该电晶体元件之微缩对其他组件(如电容器与电阻器)及尤其是复杂的互连系统或金属化系统之被动电路元件尺寸进行调整。

一般而言，当对应的半导体装置之装置层次中每单位面积的电路元件(如电晶体及类似元件)数量可增加时，亦可增加与该装置层次中的电路元件有关的电性连接数量，典型上甚至以过比例(over-proportional)方式增加，从而需要复杂的互连结构，该互连结构可设置为金属化系统之形式，包含复数个经堆叠的金属化层。由于典型上在精密的半导体装置中信号传递延迟实质上系由金属化系统所限制而非装置层次中之电晶体元件，所以在这些金属化层中，可以高导电性金属(如铜及类似金属)为基础形成金属线(设置用于内部层次电性连接)及导通孔(设置用于层次间连接)，结合适当的介电材料，以便降低寄生RC(电阻电容)时间常数。然而，于高度维度上扩展该金属化系统以便提供所欲之互连结构密度可能受到寄生RC时间常数及精密低k介电材料之材料特性之约束条件所限制。也就是说，典型上，以各种制造步骤期间之良率损失及该半导体装置运作期间之可靠度下降的观点来看，经降低的介电常数与这些介电材料经降低的机械稳定度有关，从而亦限制了金属化层可于顶部互相堆叠的数量。因此，由于金属化层的数量无法任意增加，故设置于单一半导体晶片中之半导体装置之复杂度可能受限于对应的金属化系统之性能且尤其受限于精密的低k介电材料之特性。

基于此原因，亦已经提出藉由堆叠两个或多个独立制造的半导体晶片来进一步加强既定尺寸或面积之个别晶片封装件的电路元件整体密度，然而，具有相关联的设计，以便提供整体的复杂系统，同时避免于制造单一晶片上之极复杂半导体装置的程序期间遭受到许多问题。举例而言，经适当选定的功能性单元(如记忆体区及类似单元)可依据成熟的制造技术(包含对应的金属化系统的制造方式)而形成于单一晶片上，同时其他功能性单元(如快速且强有力的逻辑电路系统)可于其中独立地形成为分开的晶片，然而，个别互连系统能够完成接下来个别晶片的堆叠与连接，以便形成整体功能性电路，接着可将该整体功能性电路封装成单一单元。于其他情况下，操作于适当高电压且具有高功率消耗的功率电路系统可与灵敏的控制电路结合，其中，两功能性单元皆可设置于独立晶片中。因此，由于藉由堆叠个别半导体晶片可使得封装件中具有明显较多的有效容积，故对应的三维组构可对于特定的封装件面积提供增加的电路元件及金属化特征的密度。尽管此技术代表可望用于特定的技术标准对于特定的封装件尺寸增加其封装密度及功能性，同时避免使用极关键的制造技术，但是对于堆叠大量高度关键性金属化层的观点而言，这些三维晶片配置的热管理相当困难，尤其是当三维晶片中含有高功率消耗晶片时，此部份将参照图1进行描述。