[发明专利]具有栅极有源区域上的触点的晶体管

说明书

【技术领域】

本发明一般地涉及集成电路，更具体地但非唯一地，涉及集成电路的触点。

【背景技术】

集成电路已开发成减小用于实现电路的组件的尺寸。举例而言，集成电路一直使用不断缩小的设计特征，其减小用于实现电路的面积，使得这些设计特征目前已远小于可见光的波长。随着集成电路生产设备的成本不断增加，设计者典型地寻求有效地使硅衬底内实现集成电路的面积的使用最大化。因此，有效的布局可降低用于实现电路设计的集成电路的成本。

【附图简述】

参考下面的附图，描述本发明公开的非限制和非穷尽的实施例，其中，除非特别说明，否则同样的附图标记在各种视图上指示同样的部分。

图1是在集成电路的衬底上实现的常规晶体管结构的截面示意图。

图2是在集成电路的衬底上实现的示例晶体管结构的截面示意图。

图3示出用于为晶体管形成包围有源区域的绝缘区域的示例工艺。

图4示出用于为晶体管形成栅极氧化物和沉积多晶硅层的示例工艺。

图5a示出用于为晶体管沉积栅极的示例工艺。

图5b示出用于在晶体管栅极上沉积触点蚀刻停止层的示例工艺。

图6示出用于为晶体管沉积和平坦化绝缘层的示例工艺。

图7示出用于为晶体管界定和蚀刻栅极触点的示例工艺。

图8示出用于为晶体管形成栅极触点的示例工艺。

图9示出用于为晶体管沉积栅极触点的金属化层的示例工艺。

图10示出包括具有形成于多晶硅栅极有源区域上的触点的晶体管的示例系统。

【具体实施方式】

这里描述具有栅极有源区域上的触点的晶体管的实施例。在以下描述中，说明众多特定的细节以提供这些实施例的彻底了解。然而，本领域普通技术人员将认可本文所描述的技术可在没有一个或多个这些特定细节下实践，或利用其它方法、组件、材料等来实践。在其它情况下，已为人所熟知的结构、材料或操作并未详细显示或描述，以避免使特定方面模糊。

整个说明书中参考“一实施例”或“一个实施例”指示与实施例结合来描述的特定特征、结构或特性包含于本发明的至少一实施例中。因此，本说明书中的多处的词组“在一实施例中”或“在一个实施例中”的出现未必全部参考相同的实施例。此外，特定的特征、结构或特性可在一个或多个实施例中以任何适合的方式组合。如本文中使用的术语“或”一般地指示包括包含功能的意义，诸如“和/或”。

一般地，集成电路包括用于多种应用的电路。这些应用使用各种器件，诸如逻辑器件、成像器(包含CMOS和CCD成像器)，以及存储器(诸如DRAM以及基于NOR和NAND的闪存器件)。这些器件一般将晶体管用于多种功能，包括信号的转换以及放大。

晶体管通常通过在硅衬底上执行光刻工艺而形成于集成电路中。这些工艺包括多个步骤，诸如：涂敷光刻抗蚀层于衬底；使用光(包含深紫外光波长)将抗蚀层显影成图案；通过蚀刻移除抗蚀剂所显影的部分(或非显影部分，取决于是使用光正性或光负性的抗蚀剂)；以及诸如通过沉积或注入额外材料而修改显影结构以形成电子组件(包含晶体管)的多种结构。

术语“衬底”包括使用基于硅、硅化锗、锗、砷化镓等的半导体所形成的衬底。术语衬底也可指示已执行于衬底上以在衬底内形成各种区域和/或结的在先处理步骤。术语衬底也可包括含多种技术，诸如经掺杂和未经掺杂的半导体、硅的外延层以及形成于衬底上的其它半导体结构。

可执行化学机械平坦化(planarization)(CMP)以呈现适于形成额外结构的所修改衬底的表面。这些额外结构可通过执行诸如上文所列出的额外处理步骤而添加至衬底。

图1是在集成电路的衬底上实现的常规晶体管结构的截面的示意图。结构100包括衬底110，形成于该衬底上的掺杂层120。掺杂层120一般形成为具有导电性类型(诸如N型)。栅极氧化层130形成于掺杂层120的区域上。

绝缘结构140形成于栅极氧化层130附近。绝缘结构140可使用诸如浅槽隔离(STI)或硅的局部氧化(LOCOS)的工艺形成。使用STI工艺的绝缘结构140可通过在掺杂层120内蚀刻空隙并在该空隙内沉积介电材料(诸如二氧化硅)而形成。可使用CMP平坦化所沉积的介电材料。