[发明专利]具有栅极有源区域上的触点的晶体管

权利要求书

1.一种电路，包括：

晶体管栅极，其形成于集成电路的衬底上；

栅极绝缘体，其形成于所述晶体管栅极与所述集成电路的所述衬底之间，且其中所述栅极绝缘体的一部分为所述晶体管栅极界定有源区域；

绝缘层，其形成于所述晶体管栅极上；以及

金属触点插塞，其形成于直接在所述有源区域上的所述绝缘层的一部分中，所述金属触点插塞与所述晶体管栅极形成电接触。

2.如权利要求1所述的电路，其特征在于，所述栅极绝缘体是氧化层。

3.如权利要求1所述的电路，还包括第一隔离区域和第二隔离区域，其置于所述衬底内以使得所述栅极绝缘体位于所述第一隔离区域与所述第二隔离区域之间。

4.如权利要求3所述的电路，其特征在于，所述第一隔离区域与第二隔离区域是浅槽隔离(STI)区域。

5.如权利要求1所述的电路，其特征在于，位于所述栅极绝缘体下的所述衬底的一部分用N型掺杂物掺杂。

6.如权利要求1所述的电路，其特征在于，所述晶体管栅极基本上由多晶硅、多晶硅/硅化物或金属组成。

7.如权利要求6所述的电路，其特征在于，所述硅化物包括Ni、W、Ti或Co。

8.如权利要求7所述的电路，其特征在于，所述连接器插塞包括Ti/TiN/W金属叠层、Ti/TiN/Al金属叠层或Ti/TiN/Cu金属叠层。

9.如权利要求1所述的电路，还包括配置于所述晶体管栅极与所述绝缘层之间的蚀刻停止层。

10.如权利要求9所述的电路，其特征在于，所述蚀刻停止层包括Ti，且形成为所述晶体管栅极的深度的四分之一的深度。

11.一种方法，包括：

在衬底内提供掺杂区域；

在所述掺杂区域上形成栅极氧化层；

在所述掺杂区域内形成第一隔离区域和第二隔离区域，使得所述栅极氧化层的一部分保持在所述第一隔离区域与所述第二隔离区域之间；

在所述栅极氧化层的保持部分上沉积晶体管栅极；

在所述晶体管栅极上沉积绝缘体区域；以及

形成金属插塞，其垂直延伸穿过所述绝缘体区域以提供与所述晶体管栅极的电接触，且至少部分地形成于位于所述第一隔离区域与该第二隔离区域之间的所述栅极氧化层的所述保持部分的一区域上。

12.如权利要求11所述的方法，其特征在于，所述金属插塞形成为具有下端，所述下端在所述晶体管栅极的顶面之下且在所述晶体管栅极的底面之上。

13.如权利要求11所述的方法，还包括在所述晶体管栅极上提供触点蚀刻停止层。

14.一种电器件，包括：

晶体管栅极，其置于衬底内；

栅极绝缘体，其置于所述晶体管栅极下，且其中所述栅极绝缘体的一部分控制所述晶体管栅极的有源区域；

第一隔离区域和第二隔离区域，二者各自置于所述有源区域的相对侧上；

绝缘层，其置于所述晶体管栅极上；以及

金属触点插塞，其垂直延伸穿过直接位于所述有源区域上的所述绝缘层的一部分，所述金属触点插塞提供与所述晶体管栅极的电接触。

15.如权利要求14所述的电器件，其特征在于，所述装置是逻辑器件、CMOS成像器、CCD成像器或存储器件。

16.如权利要求15所述的电器件，其特征在于，所述存储器件是DRAM、SRAM或闪存器件。

17.如权利要求16所述的电器件，其特征在于，所述闪存器件基于NOR栅极技术。

18.如权利要求14所述的电器件，还包括经图案化的金属化层，所述金属化层形成于所述绝缘层上，且电耦合至所述金属触点插塞的上端。

19.如权利要求14所述的电器件，还包括在所述晶体管栅极与所术绝缘层之间的界面上的蚀刻停止层。

20.如权利要求19所述的电器件，其特征在于，所述蚀刻停止层具有高于或等于大约10∶1的氧化物对栅极材料的蚀刻选择比。