[实用新型]一种视频拼接器

说明书

技术领域

本实用新型涉及一种视频拼接器。

背景技术

目前对于多路视频拼接技术主要采取如下方案，分离一路成像器件同步信号，对其它路成像器件进行外同步，并使用专用的解码芯片，以达到多路视频信号的完全同步，视频数据的随意切换、拼接。此种技术方案可以实现视频的拼接，但控制电路庞大、时序复杂且设计十分复杂。

因此，希望由一种新型的装置来实现视频拼接，且该装置的结构与时序相对简单。

实用新型内容

本实用新型的目的是提供一种结构与时序相对简单的视频拼接装置来实现。

本实用新型的目的是通过提供一种基于FPGA的新型视频拼接装置而实现的。所述视频拼接装置包括：多组帧缓存FIFO，每组帧缓存FIFO适于与一个提供数字化图像信息及其行场同步控制信号的相应视频信号源相连接以接收所述数字化图像信息，且每组帧缓存FIFO包括两个帧缓存FIFO，每个所述帧缓存FIFO包括用于输出经其缓存的数字化图像信息的图像信息输出端口和用于接收控制信号的控制端。所述视频拼接装置还包括FPGA数据处理模块，所述FPGA数据处理模块适于与各所述视频信号源相连接而接收所述行场同步控制信号，所述FPGA数据处理模块进一步与所述各帧缓存FIFO的控制端相连接并适于接收经各帧缓存FIFO缓存的数字化图像信息，其中所述FPGA数据处理模块设置成基于所述行场同步控制信号而控制所述各帧缓存FIFO从相连的相应视频信号源接收数字化图像信息和/或输出其缓存的数字化图像信息：在奇场，各视频数据流中的数字化图像信息写入其相应组的帧缓存FIFO的第一帧缓存FIFO中，在偶场，各视频数据流中的数字化图像信息写入其相应组的帧缓存FIFO的第二帧缓存FIFO中。在奇场，所述多组帧缓存FIFO的各所述第二帧缓存FIFO依次输出经其缓存的数字化图像信息，在偶场，所述多组帧缓存FIFO的各所述第一帧缓存FIFO依次输出经其缓存的数字化图像信息。

由于上述视频拼接装置仅涉及较少的元器件，并采用FPGA进行数据处理和控制，从而以一种简单的电路结构与简单的时序实现了两路或多路视频的拼接。

优选地，所述每个帧缓存FIFO的控制端可以包括片选控制端(OE)、读复位控制端(RRST)、读使能控制端(RE)、写复位控制端(WRST)和写使能控制端(WE)。从而通过所述控制端，可以简单地控制每个帧缓存FIFO。当然，用于本实用新型的帧缓存FIFO也可以具有更多的控制端。例如，还可以具有片选控制端，用于对帧缓存FIFO进行片选。用于本实用新型的帧缓存FIFO也可以具有较多的控制端。例如，还可以具有片选控制端，用于对帧缓存FIFO进行片选。如本领域的普通技术人员可以理解的，用于本实用新型的帧缓存FIFO也可以具有较少的控制端。例如，只使用一个复位端来进行复位。

优选地，所述帧缓存FIFO可以为FIFO AL422B。从而可以更好地满足高速、大容量和低成本的系统要求。

优选地，所述视频拼接装置可以进一步包括多个CMOS视频传感器用作所述视频信号源，每个所述CMOS视频传感器对应一组帧缓存FIFO。从而所述视频拼接装置可以用作经拼接图像的信号源。

优选地，所述视频拼接装置可以进一步包括S3C2440处理器，所述S3C2440处理器向各所述CMOS视频传感器提供所述外部时钟，以及接收FPGA数据处理模块输出的图像数据信号和行场同步信号。从而，可以方便的连接至显卡，实现数据格式的转化。

优选地，所述CMOS视频传感器的数量可以为两个。从而，所述视频拼接装置用于将两路视频拼接在一起。例如将两路视频上下拼接在一起。需要指出的是，视频拼接装置可以具有多组帧缓存FIFO，但仅仅使用其中中的两组。每个CMOS视频传感器与帧缓存FIFO组的对应关系是可以人工或自动调整的。

优选地，所述多组帧缓存FIFO的数量可以为两组。从而所述视频拼接装置用作两路视频拼接器，从而具有最简单的结构。此外，在以隔行写入的方式对帧缓存FIFO进行写入时，合成后的图像与输入的图像(每一路视频中的图像帧)具有相同的大小(象素数相同)，并且图像的输入速度与输出速度保持相同。从而，非常有利于在第一路视频、第二路视频以及合成后的视频之间进行切换，而不需要进行复杂的控制和处理。