[发明专利]集成电路ESD全芯片防护电路

说明书

技术领域

本发明涉及一种集成电路ESD全芯片防护电路，属于集成电路领域。

背景技术

自然界的静电放电(ESD)现象是引起集成电路产品失效的最主要的可靠性 问题。据研究调查表明，集成电路失效产品中的30％都是由于遭受静电放电现象 所引起的。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率乃至 带动整个国民经济具有不可忽视的作用。

静电放电现象根据电荷来源的不同，通常分为三种放电模式：HBM(人体放 电模式)，MM(机器放电模式)，CDM(组件充电放电模式)。而最常见也是工 业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通 常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高 达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD 电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会 造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片 遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护。而ESD防护单元的设 计主要考虑两个要点：一是ESD防护单元能够泄放较大的ESD电流；二是ESD防护 单元能将输入引脚端电压箝制在低电位。

在ESD防护的研究发展过程中，二极管、GGNMOS(栅接地的NMOS)、SCR(可 控硅)等器件通常被作为ESD防护单元。随着CMOS工艺的发展，CMOS集成电路已 经成为集成电路发展的主流。对于CMOS集成电路，在芯片的输入/输出端通常带 有输入缓冲级/输出缓冲级或是MOS器件的栅极作为输入。因此，在发生ESD事件 时，ESD产生的应力(电压)会直接作用于MOS器件的栅氧化层上，如果ESD防护 单元不能及时开启并将输入端箝制在低电位(通常指低于MOS器件的栅氧化层击 穿电压)，则会引起输入端/输出端MOS器件的栅氧化层发生击穿现象，从而造 成芯片性能的失效。

普遍的采用二极管加电源箝位单元(Power Clamp)的ESD全芯片防护电路如 图1所示。图1中对输入引脚12采用双二极管进行ESD防护，对输出引脚13也采用 双二极管进行ESD防护，电源线VDD和VSS间采用电源箝位单元14(Power Clamp) 进行ESD防护。当输入引脚与电源线VDD间发生ESD事件时，ESD电流的泄放路径如 图1中的ESD Path所示。各引脚间通过走公共的电源线10(VDD-Bus)和11 (VSS-Bus)来达到全芯片的ESD防护。如果芯片的输入/输出信号大于电源电压 (如乘法器等)，为了提高ESD防护单元的触发电压(ESD防护单元的开启电压)， 也有的采用如图2所示的ESD全芯片防护电路。图2中采用了两条浮空的ESD轨20 和21，两浮空的ESD轨作为ESD总线。对输入引脚12和输出引脚13都采用双二极管 结构进行ESD防护，两ESD轨之间采用电源箝位单元14(Power Clamp)进行ESD 防护。

上述两种防护方案都存在以下缺点：第一，当发生ESD事件时，ESD应力直接 作用于内部核心器件；第二，当ESD电流较大时，ESD电流在ESD防护单元上产生 的压降仍会导致MOS器件的栅氧化层发生击穿；第三，如果芯片的内部核心电路 存在寄生的低阻通道，则ESD电流会流入内部核心电路。如图2中所示，当在VDD 与VSS间发生ESD事件时，所希望的ESD电流路径是如图2中的Path2，若此时内部 核心电路存在VDD到VSS的低阻寄生通路Parasitic path，那么ESD电流就会流入 内部电路，从而导致内部核心电路损坏。

发明内容

本发明要解决的技术问题是：提供一种集成电路ESD全芯片防护电路，以克 服现有技术存在的ESD应力直接作用于内部核心器件、ESD电流会流入内部芯片、 ESD电流在ESD防护单元上产生的压降导致MOS器件的栅氧化层发生击穿等不足。