[发明专利]鳍式晶体管结构及其制作方法

说明书

技术领域

本申请一般地涉及半导体器件领域，更为具体地，涉及一种鳍式晶体管结构及其制作方法。

背景技术

鳍式晶体管结构如FinFET由于其良好的截止性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。目前，常规的FinFET通常有两类：在绝缘体上硅(SOI)衬底上形成的FinFET，以及在体Si材料衬底上形成的FinFET(体FinFET)。与在SOI衬底上形成的FinFET相比，体FinFET具有众多优点，如低成本、低体效应、低反向偏置效应、高热传送。

参考文献1(Tai-su Park et al.，“Body-tied triple-gate NMOSFETfabrication using bulk Si wafer”，Solid-state Electronics 49(2005)，377-383)中公开了一种利用体Si晶片制作的体接触三栅NMOSFET。该文章的图1中示出了这种FET的透视图，并且在图2中详细图示了制作这种FET的方法。如其中图1和2(f)所示，多晶硅的栅电极横跨鳍(Fin)形成，Fin构成该半导体器件的沟道。但是，如图2(f)中清楚所示，沟道下部被SiN和SiO₂所围绕，从而栅电极无法对这一部分进行有效的控制。因而，即使在截止状态下，通过沟道下部也能够在源/漏之间形成电流路径，从而导致漏电流。

参考文献2(K.Okano et al.，“ Process Integration Technology andDevice Characteristics of CMOS FinFET on Bulk Silicon Substrate wi

为了解决这种漏电流问题，如参考文献2中所述，可以在沟道下部引入穿通阻挡(PTS)结构，以便抑制漏电流。为了在沟道下部形成PTS结构，通常需要进行高能离子注入。然而，这将会导致注入的掺杂物被注入到较大的范围，并且沟道区的杂质浓度较高(参见参考文献2的图5)。从而，这种结构将会具有大的结漏电流以及大的结电容。

因此，需要一种新颖的结构和方法来形成鳍式晶体管，其在保持体FinFET的低成本、高热传送等优点的同时，能够有效降低沟道下部的漏电流，而不会导致高结漏电流和高结电容。

发明内容

鉴于上述问题，本发明的目的在于提供一种鳍式晶体管结构及其制作方法，该鳍式晶体管结构在保持低成本、高热传送等优点的同时，还能够减小漏电流。

根据本发明的一个方面，提供了一种鳍式晶体管结构，包括在半导体衬底上形成的鳍，其中，该鳍中用作所述晶体管结构的沟道区的部位通过绝缘体材料与衬底接触，而该鳍的其余部位通过体半导体材料与衬底接触。优选地，所述用作沟道区的部位位于该鳍式晶体管结构的栅极区之下。

优选地，所述体半导体材料可以包括Ge、SiGe、SiC和GaAs之一，所述绝缘体材料可以包括SiO₂、SiN或高k材料。

优选地，栅极区包括栅电极，该栅电极通过栅极绝缘层与鳍相交。进一步优选地，栅极绝缘层可以包括SiO₂、SiON、或高k材料，栅电极可以包括多晶硅栅电极或金属栅电极。进一步优选地，金属栅电极可以包括TiN、TiAlN、或TaN。

根据本发明的另一方面，提供了一种制作鳍式晶体管结构的方法，包括：在衬底上形成鳍，其中，在该鳍中将充当晶体管结构的沟道区的部位与衬底之间形成绝缘体材料，而在该鳍的其余部位与衬底之间形成体半导体材料；以及以上述形成有鳍的衬底为基础，制作晶体管结构。

优选地，在衬底上形成鳍的步骤包括：在所述衬底上依次形成所述体半导体材料的层、鳍主体材料的层；将所述体半导体材料的层和所述鳍主体材料的层构图为与将要形成的鳍相对应的图案；在衬底包括所形成的图案上，形成刻蚀保护层；对所述刻蚀保护层进行构图，在与将要形成的栅极区相对应的部位处去除该刻蚀保护层，而在其余部位处并不去除该刻蚀保护层；对经过上述处理的衬底进行选择性刻蚀，以去除所述与将要形成的栅极区相对应的部位处位于鳍主体材料层之下的所述体半导体材料；以所述绝缘体材料填充所述鳍主体材料层之下的通过上述选择性刻蚀而导致的空间；以及去除所述刻蚀保护层。

优选地，所述体半导体材料可以包括Ge、SiGe、SiC和GaAs之一，以及所述鳍主体材料可以包括Si。优选地，所述绝缘体材料可以包括SiO₂、SiN或高k材料，所述刻蚀保护层可以包括SiN。