[发明专利]像素阵列

说明书

【技术领域】

本发明涉及一种显示阵列，特别是涉及一种像素阵列。

【背景技术】

一般而言，平面显示器中主要是由一显示面板以及多个驱动芯片 (Driver IC)所构成，其中显示面板上具有像素阵列，而像素阵列中的像 素是通过对应的扫描线以及对应的数据线所驱动。为了使得平面显示器的 产品更为普及，业者皆如火如荼地进行降低成本作业，近年来一种数据驱 动芯片减半(half source driver)的架构设计被提出，其主要是利用像素 阵列上的布局来降低数据驱动芯片的使用量。

图1A是现有的一种像素阵列的示意图。请参考图1，在现有的一种 像素阵列100a的设计中，两条扫描线120a位于相邻两列像素130a、130b 之间，其中二像素130a、130b中的主动元件140、150的栅极142、152 分别位于扫描线120a的两侧。在具有上述架构的主动元件140、150的制 作流程中，主动元件140、150的栅极142、152与主动元件140、150的 源极144、154、漏极146、156是以不同的掩模工艺进行制作的。然而， 当机台的精密度不足或是工艺上的对位误差时，主动元件140、150的栅 极142、152与源极144、154、漏极146、156之间会产生相对位移而使 主动元件140、150的特性偏离原有的设计值。此时，由于栅极142、152 分设于对应扫描线120a的两侧，当主动元件140、150的栅极142、152 与漏极146、156产生相对位移时，像素130a、130b中的主动元件140、 150的栅极142、152与漏极146、156的重叠面积变化皆不相同，若朝向 像素130b的方向偏移时，则位于扫描线120a一侧的像素130a的栅极- 漏极寄生电容Cgd(parasitic capacitance，Cgd)变大，而位于扫描线120a 另一侧的像素130b的栅极-漏极寄生电容Cgd则变小，导致像素130a、 130b中的栅极-漏极寄生电容Cgd不同。如此一来，由于上述工艺上的误 差所造成栅极-漏极寄生电容Cgd的差异性大，因此，此像素阵列100a 在显示过程中易产生显示亮度不均匀的问题。

为了减少像素间栅极-漏极寄生电容Cgd的差异，美国专利第US Patent No.6,583,777号中提出一种像素阵列结构。请参考图1B，像素阵 列100b具有多个不规则排列的像素R、G、B以及分别与像素R、G、B 连接的扫描线110b与数据线120b。其中，扫描线110b沿着列方向直线 延伸，而数据线120b沿着行方向直线延伸且扫描线110b垂直相交。然而， 由于像素R、G、B呈现不规则排列，在显示的过程中容易产生色彩表现 上有明显不足的现象。此外，由于每一像素R、G、B中皆横跨三条扫描 线110b，因此，此像素阵列的设计会降低开口率，而使得其应用于显示 器时出现亮度不足、显示品质较差的现象。

【发明内容】

本发明提供一种像素阵列，其可以减少栅极-漏极寄生电容的差异， 因而有助于提高显示品质。

本发明提出一种像素阵列，其包括多条扫描线、多条数据线以及多个 像素。扫描线沿着列方向曲折延伸。数据线沿着行方向延伸并与扫描线相 交。像素与扫描线以及数据线连接，排列于第n列中的每一像素包括一第 一子像素以及一第二子像素。第一子像素包括一第一晶体管与一第一像素 电极，其中第一晶体管的一第一栅极与第(n+1)条扫描线连接，而第一晶 体管的一第一漏极与第一像素电极连接。第二子像素包括一第二晶体管与 一第二像素电极，其中第二晶体管的一第二栅极与第n条扫描线连接，第 二晶体管的一第二漏极与第二像素电极连接，第一晶体管的一第一源极以 及第二晶体管的一第二源极连接至数据线中的同一条数据线。

在本发明的一实施例中，上述第一晶体管与第二晶体管的布局型态是 以对应的扫描线为基准向上凸出的型态。

在本发明的一实施例中，上述第一晶体管与第二晶体管的布局型态是 以对应的扫描线为基准向下凸出的型态。

在本发明的一实施例中，上述在排列于同一列的像素中，第一晶体管 与第二晶体管位于该列像素的同一侧。

在本发明的一实施例中，上述每一第一像素电极或每一第二像素电极 的三个侧边被对应的上一条扫描线围绕。

在本发明的一实施例中，上述每一扫描线在像素阵列上呈一方波形。