[发明专利]基于过采样的时钟数据恢复和串并转换电路

说明书

技术领域

本发明涉及一种高速收发器的时钟数据恢复电路，特别是涉及一种用于高速串行收发器中的接收端的基于过采样的时钟数据恢复和串并转换电路，属于通信专用集成电路设计技术领域。

背景技术

高速串行数据收发器在高速双向数据传输系统，如千兆以太网、光纤传输网络、高速网络路由和无线基站等中有着广泛应用，具体表现在为电路板之间、电路板和处理器之间、板上的处理器和外设之间以及芯片和背板之间的通信提供高速接口。电信业务和互联网业务的迅猛发展进一步加大了对高速高性能收发器芯片的需求。

然而，在收发器的接收端接收并放大的数据不同步且含有噪声。为了保证对数据后续处理的同步，时钟等时序信息必须从数据中提取出来，而且必须对数据进行“重定时”以消除传输过程中积累的抖动(噪声)。这一时钟提取和数据重定时的过程就称为“时钟数据恢复”(CDR，Clock and Data Recovery)，同时为了便于后续处理，往往需要对数据进行串并转换。

为了进行同步操作，比如对随机数据进行解复用和重定时，接收器必须产生时钟。时钟恢复电路通过对数据进行检测产生周期性的时钟，并由该时钟对数据进行重定时。时钟恢复电路产生的时钟必须满足三个重要条件：(1)时钟的频率必须与数据速率一致、或者与解复用后的数据速率一致；(2)时钟必须与数据有一个确定的相位关系，从而保证对数据的采样在最佳采样点进行，确切地说，时钟沿应与每个数据脉冲的中心对齐，这样采样的位置距离相邻的前一个和后一个数据跳变沿都最远，于是相对于抖动和其他的时序不确定性而言就提供了最大的裕度；(3)因为时钟的抖动是数据抖动的主要“贡献者”，因此时钟的抖动必须足够小。这三条原则是CDR电路设计的基础。

CDR电路的设计，经历了由最初的仅仅采用锁相环和判决电路的简单CDR电路、以及基于锁相环(PLL，Phase Locked Loop)和压控振荡器(VCO，VoltageControlled Oscillator)由粗调环路和细调环路构成的双环CDR结构，到目前的新双环CDR结构，该电路仍然是基于PLL/VCO的，但这里的PLL/VCO单独构成一个环路，只负责向具体完成时钟数据恢复的第二个环路提供一系列不同相位的参考时钟，并不直接参与时钟数据恢复工作，由于若由PLL/VCO环路提供任意相位的参考时钟，不仅导致PLL/VCO环路的结构复杂、功耗加大，同时也会加剧时钟数据恢复环路中控制电路的规模和复杂度，因此应由第二个环路根据鉴相结果对不同相位的时钟进行某种操作，如插值、选择等，生成恰当相位的时钟。

目前，在新双环CDR电路设计中，时钟产生工作是这样完成的：

参照图1，时钟恢复的完成首先选择一对相邻相位的时钟来定义插值的相位间隔，相邻的时钟相位呈正交关系。相位插值的结果是输出一个与输入数据相位对齐的参考时钟ReCk，插值操作可以在数字域或模拟域完成。模拟方法由于可以提供连续的相位插值，因而具有较好的抖动性能，而数字方法则存在量化误差。为了覆盖360°的插值范围，整个360°的插值范围被离散地划分为4个象限，参照图2(A)，每个象限的插值范围是90°。当插值向量从一个象限转移到另一个象限时，一个时钟就被它的互补时钟所代替。为了降低抖动和相位不连续性，这种替换必须在不影响环路的情况下完成，可以利用一个象限边界控制单元来保证时钟的替换仅发生在时钟混频权重为0的时候。这样就实现了时钟相位象限的平滑转移。然而由于各种负面因素的存在，比如相位边界控制单元的偏移，会使得时钟替换并不是发生在混频权重精确为0的时刻。这样就会产生如图2(B)所示的相位阶跃，从而导致抖动性能的下降。同时，此类电路还需要额外电路单独完成数据的串并转换工作。

发明内容

本发明的目的是：针对现有问题，提出一种结构简单、时钟数据恢复与串并转换同步完成的基于过采样的时钟数据恢复和串并转换电路。

本发明的目的是这样实现的：一种用于高速串行收发器接收端的基于过采样的时钟数据恢复和串并转换电路，包括一个锁相环模块(U0)、一个数据空间过采样模块(U1)、一个边沿检测与数据恢复模块(U2)、一个判决模块(U3)、一个时钟恢复模块(U4)、一个时钟分频模块(U5)和一个SerDes模块(U6)；

数据空间过采样模块(U1)利用锁相环模块(U0)输出的16相等间隔的、与输入数据同频的时钟cki，i＝1，2，...，16对串行输入的连续3个字节的24位数据进行采样，得到16×24个数据cki_bj，i＝1，2，...，16，j＝1，2，...，24，存放在16组、每组24个寄存器中；