[发明专利]非易失性存储器控制装置及其多阶重新排序方法

说明书

技术领域

本发明涉及一种非易失性存储器的存取方法，且特别涉及一种非易失性存储器控制装置及其多阶重新排序方法。

背景技术

快闪存储器(flash memory)是一种可编程(programmable)的只读存储器(read only memory，ROM)，其允许被多次的抹除并更新所存储的数据。这种快闪存储器在现今的电子产品中的应用非常广泛，常见于存储卡及随身盘等作为数字电子产品间交换数据的媒介。

通常，快闪存储器被划分成多个存储区块(block)，而每一个存储区块中又被细分为许多容量相同的存储页(page)。在此，快闪存储器存在着一个限制，就是在当对快闪存储器进行数据的更新时，必须需针对要被更新的地址所在的存储区块进行抹除的动作后，再把新的数据写入。然而随着快闪存储器技术的发展，快闪存储器的工艺技术越来越新进，且容量越来越大，而使得存储区块的抹除与写入所需的时间越来越长，如此一来在执行快闪存储器的存取动作时，很容易超出事先所限定的最大存取时间(如某些存储器装置为250毫秒)，而使得快闪存储器的数据写入失败。

请参照图1～图2，图1～图2为现有技术的快闪存储器的存取方法的动作示意图。在图1中，逻辑区块地址(logical block address)LBAN对应的物理区块地址(physical block address)为PBA0，数据W1～W3依序被写入物理区块地址PBA0的数据区块中，其中当数据W3被写入物理区块地址PBA0时，数据W3所预定写入的部份存储页已被数据W2所使用，因此必须先抹除物理区块地址PBA0上所有的数据后才能将数据W3写入物理区块地址PBA0。然而，快闪存储器的数据抹除动作将会耗费许多时间，且数据W1、W2仍为使用者所欲保留的数据，因此不能将物理区块地址PBA0上的数据删除。此时便需要进行如图2所示的数据存取动作，将物理区块地址PBA0的数据W1复制到逻辑区块地址LBAN所对应的另一物理区块地址PBA1，并将数据W2读出后与数据W3重新排序，然后将重新排序后的数据W2与W3存储到物理地址PBA1。完成逻辑区块地址LBAN的重新排序操作后，便可以抹除物理区块地址PBA0的存储区块，并将逻辑区块地址LBAN改对应到物理区块地址PBA1，以增加一个可用的空白物理区块地址。

然而，由于前述将物理区块地址PBA0的数据复制到物理区块地址PBA1(PBA0-＞PBA1)的操作会使得存储器装置处于忙碌(busy)状态而无法回应主机(host)的存取要求，因此一般非易失性存储器的规范标准均会定义非易失性存储器装置处于忙碌状态的最大时间长(即额定忙碌期限)。现有的快闪存储器存取方法虽可解决数据写入时，数据写入位置已被使用而无法进行写入的情形，但当数据区块中所存储的数据量过大时，重新排序数据将花费许多时间，而使得快闪存储器的存取动作无法于额定忙碌期限内完成，而造成数据存取失败。

发明内容

本发明提供一种非易失性存储器控制装置及其多阶重新排序方法，可避免非易失性存储器装置的存取时间超过额定的规格值。

本发明提出一种非易失性存储器装置的多阶重新排序方法，其步骤包括当一逻辑区块地址需要进行重新排序时，将逻辑区块地址所对应的存储区块切分为多个子区块。接着，在一额定忙碌期限内，执行一主机命令，以及对上述子区块中的一个子区块进行重新排序。的后，在另一额定忙碌期限内，执行另一主机命令，以及对上述子区块中的另一个子区块进行重新排序。

在本发明的一实施例中，上述的多阶重新排序方法，还包括建立一重新排序状态表，其中重新排序状态表包含一逻辑地址栏位与一重新排序阶段栏位。当逻辑区块地址需要进行重新排序时，将逻辑区块地址登记于重新排序状态表的逻辑地址栏位。

在本发明的一实施例中，上述的多阶重新排序方法，还包括当上述子区块全部完成重新排序时，将逻辑区块地址自重新排序记录表中删除。

在本发明的一实施例中，上述的重新排序状态表还包含一物理地址栏位，以记录逻辑区块地址所对应的物理区块地址。

在本发明的一实施例中，上述的重新排序阶段栏位记录上述子区块中尚待进行重新排序的子区块。

在本发明的一实施例中，上述的重新排序阶段栏位记录上述子区块中已完成重新排序的子区块。

在本发明的一实施例中，上述的重新排序阶段栏位记录多阶重新排序中的目前阶段状态。

在本发明的一实施例中，上述的重新排序状态表建立在一存储装置中。

在本发明的一实施例中，上述的存储装置为静态存储器或动态存储器。