[发明专利]构图金属栅极的方法

说明书

背景技术

半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计的技 术进步已经产生了几代的集成电路，其中每一代相比前一代具有更小和更 复杂的电路。但是，这些进步已经增加了IC处理和制造的复杂性，并且为 了实现这些进步，需要IC处理和制造中出现类似的发展。在集成电路演变 的过程中，在几何尺寸(即，使用制造工艺能够生产的最小元件(或者线)) 减少的同时，功能密度(即，每个芯片区域中的互连器件数量)通常增加。 通过增加生产效率以及降低相关开销，这种按比例缩小的工艺通常提供益 处。这种按比例缩小还产生相对较高的功率消耗量，这可以通过使用低功 率消耗的器件，例如互补金属氧化半导体(CMOS)器件解决。

在缩放比例的趋势中，各种材料已经实施用于CMOS器件的栅电极和 栅极电介质。金属氧化半导体(MOS)晶体管通常由多晶硅栅电极形成。 多晶硅材料已经被使用，由于其在高温处理过程中的热阻特性，这使得多 晶硅材料连同源/漏极结构一起在高温下退火。此外，多晶硅阻挡掺杂原子 的离子植入到沟道区域中的能力是有优势的，这使得栅极构图之后容易形 成自对准源/漏极结构。

但是，目前存在利用用于栅电极的金属材料以及用于栅极电介质的高 k电介质制造这些器件的期望。随着结构尺寸持续减少，这可以有利地利 用金属栅电极代替多晶硅栅电极，从而改善器件的性能。形成金属栅极叠 层的一个工艺被称作为“后栅极”工艺，在该工艺中最后的栅极叠层被“最 后”制造，这可以减少将在栅极形成之后执行的后续工艺的数量，包括高 温处理。在后栅极工艺中，首先形成伪多晶栅极，并且可以继续处理，直 至沉积层间电介质(ILD)。化学机械抛光(CMP)通常在ILD层上执行， 以曝光伪多晶硅栅极。然后，伪多晶栅极可以除去，并由真正的金属栅极 代替。随着器件尺寸的不断按比例缩小，则更难于控制沉积在栅电极上方 的金属材料的厚度。根据能够不利影响后续处理的栅极尺寸，底部覆盖效 率可以导致这些金属材料的厚度不均匀。此外，光致抗蚀剂的剥落可能是 问题，尤其是如果蚀刻时间较长时。

发明内容

本发明的一个实施例涉及一种制造半导体器件的方法。所述方法包括： 在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具 有伪栅极，从所述第一、第二、第三和第四栅极结构上除去所述伪栅极， 从而分别形成第一、第二、第三和第四沟槽，形成金属层以部分地填充所 述第一、第二、第三和第四沟槽，在所述第一、第二和第三沟槽上方形成 第一光致抗蚀剂层，蚀刻所述第四沟槽中的部分金属层，除去所述第一光 致抗蚀剂层，在所述第二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层， 蚀刻所述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属层，以 及除去所述第二光致抗蚀剂层。

本发明的另一个实施例涉及一种制造半导体器件的方法，所述方法包 括：在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结 构具有伪栅极；从所述第一、第二、第三和第四栅极结构上除去所述伪栅 极，从而分别形成第一、第二、第三和第四沟槽；形成金属层以填充所述 第一、第二、第三和第四沟槽；在所述第一、第二和第三沟槽上方形成第 一光致抗蚀剂层；蚀刻所述第四沟槽中的部分金属层，所述蚀刻执行不超 出光致抗蚀剂剥落时间窗的期间；除去所述第一光致抗蚀剂层；在所述第 二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层；蚀刻所述第一沟槽中 的金属层以及所述第四沟槽中剩余部分的金属层，所述蚀刻执行不超出光 致抗蚀剂剥落时间窗的期间；以及除去所述第二光致抗蚀剂层。

本发明的再一个实施例涉及一种制造半导体器件的方法，所述方法包 括：在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结 构具有伪栅极，其中所述第一栅极结构的栅极长度小于所述第四栅极结构 的栅极长度；从所述第一、第二、第三和第四栅极结构上除去所述伪栅极， 从而分别形成第一、第二、第三和第四沟槽；形成金属层以填充所述第一、 第二、第三和第四沟槽；在所述第一、第二和第三沟槽上方形成第一光致 抗蚀剂层；蚀刻所述第四沟槽中的部分金属层；除去所述第一光致抗蚀剂 层；在所述第二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层；蚀刻所 述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属层；以及除去 所述第二光致抗蚀剂层。

附图说明