[发明专利]制作半导体器件中的接触孔的方法

说明书

技术领域

本发明涉及半导体器件制造工艺，特别涉及一种在半导体器件中制作接触孔的方法。

背景技术

随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。工艺的发展使得将包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上成为，形成所谓的SoC(片上系统)。作为SoC重要组成部分的嵌入式存储器，在SoC中所占的比重逐渐增大。在很多诸如嵌入式存储器的设备中包括非易失性存储(NVM)介质，用于在设备断电后存储数据以备设备重新启动后使用。非易失性存储介质包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEORPM)、NAND型闪存、NOR型闪存等。其中，NOR型闪存在实际应用中具有比较广泛的应用。

制作嵌入式存储器的工艺面临很多挑战，因为用于非易失性存储器的常规工艺技术不容易与用于逻辑电路的常规处理技术结合在一起。将非易失性存储介质的性能嵌入到高速MOS中必须结合用于NVM器件的制造步骤以及用于非易失性存储介质的存储元件的操作通常需要的高压CMOS元件的步骤。NOR型闪存的浮栅结构要求层间介质非常厚，因此，层间介质上的接触孔的制作便成为一项关键的技术。这是由于接触孔是连接前道晶体管单元和后道金属配线的通道，既要连接晶体管的栅极，又要连接到源漏极，它的关键尺寸(Critical Dimension)和外形轮廓对于器件的性能非常重要，主要会影响静态漏电流(IDDQ)，即接触孔的关键尺寸越小，出现较大静态漏电流的几率越小。很多闪存器要求接触孔的关键尺寸小，而深度又较大，关键尺寸和接触孔深度之比例如可达到约为0.1～0.4的高比例程度。

在传统的制作接触孔的方法中，在接触孔关键尺寸较大的情况下仅以光刻胶层作为掩模即可蚀刻形成接触孔。然而，随着关键尺寸的减小或者关键尺寸和接触孔深度之比越来越小，仅用光刻胶作掩模会在工艺上带来一些问题。这是由于光刻胶的材质质地较软，如果接触孔的深度要求很大，则在刻蚀形成接触孔的过程中持续时间会很长，因此可能会随着刻蚀的进行而对光刻胶层产生损伤，从而破坏掩模层的图形，使得刻蚀出的接触孔在关键尺寸或深度等方面均达不到所需的要求。

为了克服这一问题，现有技术中采用了单独增加一硬掩模层的工艺，先将光刻胶的图案先转移到硬掩模层上，然后再以硬掩模层作为掩模刻蚀出接触孔。由于硬掩模层的材质通常较硬，因此可以承受持续时间较长的刻蚀而不会受到损伤，从而可以制作出深度较深而关键尺寸较小的接触孔。

利用上述工艺形成接触孔的方法如图1A至1D所示。如图1A所示，在已经制造了半导体器件，例如MOS晶体管的前端器件层100上提供一介电层101，材料可以选择为含磷的氧化物。该层起到绝缘的用途，用来隔离器件与之后形成的金属互连层。在介电层101上以CVD法沉积一层硬掩模层102，材料选择为无定形碳，其厚度例如为3000埃左右。然后，在硬掩模层102上旋涂一底部抗反射涂层(BARC)103，厚度大约为1000埃，接着在底部抗反射涂层103上涂敷带有图案的光刻胶层104。接着，如图1B所示，在底部抗反射涂层103以及硬掩模层102上刻蚀出接触孔105，从而将光刻胶的图案转移到硬掩模层102上。然后进行灰化工艺，去除光刻胶层104以及底部抗反射涂层103。接下来，如图1C所示，以硬掩模层102为掩模板，刻蚀出接触孔106。然后，如图1D所示，进行高温灰化工艺，移除硬掩模层102，完成介电层101中接触孔的形成。

上述工艺方法中使用的硬掩模层的材料是无定形碳，这会带来新的问题。首先，无定形碳价格昂贵，大大提高了制作成本。其次，由于无定形碳材质具有多孔性，质地疏松，因此在上述的通过灰化工艺去除光刻胶的步骤中容易被损坏。如果改采用酸溶液清洗来去除光刻胶，由于无定形碳的多孔性质，酸溶液又容易残留在无定形碳中，从而进一步伤及到下层已形成好的半导体器件的其它结构。

于是，需要一种新的制作接触孔的硬掩模材料，既能采用自对准技术，又不容易在刻蚀接触孔的过程中被损伤，且能使制作成本下降。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。