[发明专利]锁相回路电路及增益校准方法

说明书

技术领域

本发明是有关于锁相回路(Phase Locked Loop，PLL)电路及增益校准方法。

背景技术

多种不同类型的集成电路与非集成电路会使用时钟产生电路，例如PLL电路。使用PLL电路的集成电路的示例包含图形处理器(graphics processor)、中央处理单元、量测处理器、微处理器、通信处理器或任意其它使用时钟产生器的适用集成电路。制造工艺偏差(variation)、电压供应偏差及因温度变化引起的偏差，均可导致PLL发生相位偏差(go out of phase)，从而导致丢失时钟数据(clockdata)。尽管PLL电路使用反馈结构能够在一定程度上调整相位偏差，然而对于偏差范围比较宽的状况，反馈结构调整并不能够满足需求。对于传统压控振荡器(Voltage Controlled Oscillator，VCO)校准方法，PLL电路的增益经由离线校准(offline calibration)进行检测。例如，PLL电路需要从闭回路(closed loop)转换为开回路(open loop)以执行增益检测步骤。然而，当在离线校准期间PLL运作在开回路中时，PLL有可能发生相位偏差。因此，在此情形下，当系统在在线(online)时不对PLL的增益进行检测和校准。相应地，需要为PLL电路提供一种在线增益校准方法，用以避免PLL电路在进行增益校准时需运作在开回路模式中而可能发生的相位偏差。

发明内容

有鉴于此，本发明提供至少一种锁相回路电路及增益校准方法。

本发明提供一种锁相回路电路，包含：锁相回路模块，包含压控振荡器，该锁相回路模块用于根据控制电压产生具有输出频率的振荡信号；以及增益校准模块，触发该锁相回路模块以产生该输出频率中的频率偏差，该频率偏差由冲激函数所表示，以及根据在该输出频率中的该频率偏差所产生的相位误差，该增益校准模块计算该压控振荡器的增益。

本发明另提供一种锁相回路电路，包含：锁相回路模块，包含相位分频器、电荷泵电路、回路滤波器及压控振荡器，该锁相回路模块用于产生具有输出频率的振荡信号；以及增益校准模块，当该锁相回路模块运作在闭回路中时，触发该锁相回路模块以产生该输出频率中的频率偏差，该频率偏差由冲激函数所表示，以及根据在该输出频率中的该频率偏差所产生的相位误差，该增益校准模块计算该压控振荡器的增益。

本发明另提供一种增益校准方法，包含：触发锁相回路模块以产生振荡信号的输出频率中的频率偏差，该频率偏差由冲激函数所表示；检测由该频率偏差所产生的相位误差，其中，该频率偏差由该冲激函数所表示；以及根据该相位误差，计算在该锁相回路模块中的压控振荡器的增益。

利用本发明所提供的锁相回路电路及增益校准方法，能够较大可能地避免传统PLL电路在进行增益校准时运作在开回路模式中而可能发生的相位偏差。

以下是根据多个图式对本发明的较佳实施例进行详细描述，本领域技术人员阅读后应可明确了解本发明的目的。

附图说明

图1为PLL电路的一实施例的示意图。

图2A为根据本发明一实施例的增益校准模块所产生的电压偏差的示意图。

图2B为如图2A所示的电压偏差所产生的由冲激函数所表示的频率偏差的示意图。

图2C为根据本发明另一实施例的增益校准模块所产生的电压偏差的示意图。

图2D为如图2C所示的电压偏差所产生的由冲激函数所表示的频率偏差的示意图。

图3为PLL电路的另一实施例的示意图。

图4A-1至图4A-3及图4B-1至图4B-3分别为根据本发明一实施例的LPCU的示意图。

图5为PLL电路的另一实施例的示意图。

图6A为根据本发明一实施例的触发单元所产生的电压偏差的示意图。

图6B为如图6A所示的电压偏差所产生的由冲激函数所表示的频率偏差的示意图。

图7为PLL电路的另一实施例的示意图。

图8为增益校准方法的流程图。

具体实施方式