[发明专利]使用分立导电层重新选择键合线路径的半导体器件封装

说明书

技术领域

本发明涉及半导体器件封装，具体来说，是为了避免在半导体器件封装中导线键合所产生的问题。 

背景技术

半导体器件一般被封装在引线框架的芯片衬垫上。引线框架提供引脚以实现器件封装与该器件或系统的其它组件之间的电连接。通过键合线实现了从引线框架的引脚到半导体器件的导电衬底之间的电连接。有大量影响键合线路径选择的规则。规则之一是两个键合线不能交叉。另外一个规则是键合线必须短于预定的最大长度。一般情况下，键合线的最大长度是200～300mils。当半导体器件封装由一个制造商制造且所使用两个或两个以上不同制造商制造的半导体器件组件时，这些规则会产生问题。而电池控制电路就是会产生此种问题的一个例子。 

用于便携式电子装置的典型电池包中具有若干裸电池(bare cells)、一个保护电路模块(PCM)，在该保护电路模块中形成一个控制裸电池充电和放电的保护电路，一个终端线，该终端线使裸电池和保护电路彼此电连接。裸电池、PCM、终端线可在预设的情况下调节。 

电荷管理系统和电池保护集成电路提供了广泛的电池过电压和过电流保护，电池预先调整和百分之一的充电电压精确度(charger voltage accuracy)。他们被放置在一个小的热增强引线框架封装包中，该封装包是一个小的表面安装器件(SMD)。 

现有技术在进一步减少电池保护集成电路(IC)的尺寸上受到一些技术上的困难和限制。传统的电池保护集成电路一般包含一个功率控制集成电路和集成的双通道共漏金属氧化物半导体场效应晶体管(MOSFET)，其封装在具有尺寸为2×5毫米的小型引脚(foot print)的引线框架封装包中。包括一个功率控制集成电路的合成物或者组合封装器件用来贴附安装所有配置的 MOSFET，该功率控制集成电路堆栈在集成双信道共漏MOSFET的顶部上方或者交叉重迭在两个具有共同芯片衬垫的分立MOSFET上。图1A是一个现有技术中的封装器件100的俯视图。 

如图1A所示，双通道共漏MOSFE106和108，由单一的半导体芯片制造，可具有同样的源极和栅极尺寸，且贴附在位于引线框架104上的芯片衬垫101上。芯片衬垫101可与引线框架104分离，或者也可是引线框架的整个平面部分。双通道共漏MOSFET 106、108可以是由一个包含单一双信道共漏MOSFET芯片的单一半导体芯片制造的。双通道共漏MOSFET的源极和栅极可沿着这2个MOSFET的中心线对称排列。功率控制集成电路102堆栈在双信道共漏MOSFET106和108的顶部上方。在一个优选实施例中，功率控制集成电路102非传导地堆栈在双信道MOSFET106和108的顶部上方。功率控制集成电路102的衬底电绝缘于双通道共漏MOSFET 106和108的顶部。功率控制集成电路102的电压监视VM和供应电压VDD的输入衬垫分别通过键合线112和113电连接于引线框架104上的VM引脚和VCC引脚。在图1所示的例子中，输入衬垫DP(缩短延迟时间的测试引脚)通过键合线109电连接到引线框架104上相应的DP引脚上。功率控制集成电路102的输出CO和DO衬垫分别通过键合线114和115电连接于MOSFET106和108的栅极衬垫G1和G2。功率控制集成电路102的VSS衬垫通过键合线116电连接于VSS引脚。MOSFET 106的源极衬垫S1和MOSFET 108的源极衬垫S2分别通过多个键合线110和122电连接于OUTM引脚以及VSS引脚和VSS1引脚。 

然而，作为电池PCM的部分应用需要，PCM的制造商通常使用一个特殊布局来设置控制集成电路102和MOSFET 106、108，且MOSFET 106、108与集成电路制造商提供的标准控制集成电路102的引脚是不兼容的。例如，在如图1A所示的情形中，在控制集成电路102的引脚分布上，DP衬垫位于VM和OUTM衬垫之间。此种引脚分布以及在芯片衬垫101和引线框架104上的集成电路102以及MOSFET106、108的布局结果，如图1A所示，会造成键合线109和112的交叉。此种键合线交叉在标准导线键合规则中是被禁止的，因为其会导致短路的风险。此规则同样也适用于一个键合线在另外一个键合线的下方选择路径，以避免两个键合线相接触情况。