[发明专利]半导体器件的制造方法和半导体器件

说明书

技术领域

本发明涉及半导体器件及其制造技术，特别涉及有效适用于具有n 沟道型MISFET(Metal Insulator Semiconductor Field Transistor)和p沟 道型MISFET的半导体器件的技术。

背景技术

作为提高构成半导体集成电路的MISFET(以下称作MIS晶体管) 的微细化、集成化，同时增大导通电流等晶体管驱动力的手段之一， 可以将栅绝缘膜薄膜化。但是，当仅由以往使用的氧化硅构成栅绝 缘膜时，一旦其膜的厚度变得过薄，则由于电子利用被称作直接隧 穿的量子效应从栅绝缘膜中穿过，结果导致漏泄电流增大且作为绝 缘膜的功能丧失。

因此，与氧化硅相比介电率高的高介电率(high-k)材料逐渐被应 用于栅绝缘膜中。也就是说，当栅绝缘膜由高介电率材料构成时，即使 换算成氧化硅膜厚度的绝缘容量相同，由于实际的物理膜厚仅为(高介 电率材料的介电率/氧化硅的介电率)倍的厚度，因此可以在维持驱动 力的同时降低漏泄电流。所以，使用作为绝缘膜发挥功能的具有物理膜 厚的高介电率膜，通过将栅绝缘膜的EOT(Equivalent Oxide Thickness， 氧化硅膜换算厚度)变薄，可以达到提高晶体管特性的目的。

而且，当栅电极仅由以往使用的多晶硅构成时，栅绝缘膜和栅电极 的界面上产生多晶硅空乏(耗尽)现象。由于空乏化的多晶硅膜作为电 容绝缘膜发挥作用，因此即使使用高介电率材料进行EOT的薄膜化，实 质上栅绝缘膜的膜厚也仅增加空乏化的多晶硅的部分。因此，由于栅电 极和半导体衬底间的容量已经变小，所以难以确保导通电流的充分。

因此，在将高介电率材料用于栅绝缘膜时，应考虑在其上配置的栅 电极材料使用金属而不使用多晶硅。

进而，在考虑到晶体管的高速性和低耗电性时，由于需要低阈值电 压，因此有必要根据需要设计所希望的阈值电压。但是，在将高介电率 材料用于栅绝缘膜时，由于绝缘膜中电子的费米能级钉扎效应(Fermi level pinning)，因此存在阈值电压难以控制的问题。而且，阈值电压很 大程度上依赖于有效功函数，所以为了获得所希望的阈值电压，最好对 有效功函数进行控制。另外，有效功函数受MIS结构等各种因素影响， 与物性的功函数含义是不同的。

因此，使用例如Hf(铪)类氧化物作为高介电率材料，通过将这些 金属氧化物扩散(添加)或积层，可以对MIS晶体管的有效功函数进行 控制。例如，H.N.Alshareef et al.，Symp.VLSI Tech.，Dig.，p.10，2006 (非专利文献1)中，公开了将La₂O₂在HfSiO中扩散构成栅绝缘膜的技 术。而且，H-S.Jung，et al.，Symp.VLSI Tech.Dig.，p.204，2006(非专利 文献2)中，公开了将AlO积层到Hf(Si)O上构成栅绝缘膜的技术。另 外，T.Schram，et al.，Symp.VLSI Tech.Dig.，p.44，2008(非专利文献3) 中，公开了将La₂O₂和Al₂O₃积层到HfSiO(N)上分别构成nMIS和pMIS 的栅绝缘膜的技术。

非专利文献1：H.N.Alshareef et al.，Symp.VLSI Tech.，Dig.，p.10，2006

非专利文献2：H-S.Jung，et al.，Symp.VLSI Tech.Dig.，p.204，2006

非专利文献3：T.Schram，et al.，Symp.VLSI Tech.Dig.，p.44，2008

发明内容

构成MIS晶体管时，通常情况下可使用适用于该栅绝缘膜的绝缘 膜，并且使用适用于该栅电极的、具有导电性的、且含有对栅绝缘膜不 产生影响的金属膜的导电性膜。因此，在制造工序中要使用最适于栅绝 缘膜和栅电极的材料。为了将EOT变薄而将高介电率材料用于栅绝缘 膜，进而，在构成阈值、实际功函数可控的MIS晶体管时也出于同样的 考虑。在该情况下，本发明人等确立了以下的课题。参考图30进行说明。 图30是用于说明本发明人等研究的将高介电率材料用于栅绝缘膜的 MIS晶体管的图，按(a)、(b)、(c)依次表示制造工序。