[发明专利]闪存的统计跟踪

说明书

相关申请的交叉引用

本申请要求2008年6月3日提交的美国临时申请No.61/058,326的优 先权。

本申请与下述申请相关：2006年5月4日提交的美国临时申请No. 60/797,591；2006年11月6日提交的美国临时申请No.60/864,468；2007 年4月5日提交的美国临时申请No.60/910,325；2007年4月20日提交的 美国申请No.11/738,263；2008年3月26日提交的美国申请No. 12/055,470；2008年8月14日提交的美国申请No.12/191,616；以及2009 年1月7日提交的美国申请No.12/350,068。

上述申请的公开通过引用全部结合于此。

技术领域

本公开涉及半导体存储器，更具体而言涉及统计性地跟踪存储单元 (memory cell)的阈值分布的漂移。

背景技术

这里提供的背景技术描述仅用于概括给出本公开的上下文。在本背景 技术部分中描述的当前署名的发明人的工作以及该描述的不能被当作提交 时的现有技术的一些方面不能明示或暗示地被认为是本公开的现有技术。

存储器集成电路(IC)包括存储阵列。存储阵列包括布置成行和列的 存储单元。存储单元可包括易失性存储器或非易失性存储器的单元。易失 性存储器在存储单元掉电时会丢失存储单元中存储的数据。非易失性存储 器在存储单元掉电时仍保持存储单元中存储的数据。

存储阵列的行和列中的存储单元是由选择行的字线(WL)和选择列 的位线(BL)来寻址的。存储器IC包括WL和BL译码器，WL和BL译 码器在读取/写入(R/W)和擦除/编程(EP)操作期间分别选择WL和 BL。

现在参考图1，存储器IC 10包括存储阵列12、WL译码器16、BL译 码器18、以及控制模块19。存储阵列12包括如图所示布置成行和列的存 储单元14。依据在R/W和EP操作期间选择的存储单元14的地址，WL 译码器16和BL译码器18分别选择WL和BL。

控制模块19接收来自主机(未示出)的命令(例如，读取、写入、 擦除、编程，等等)。控制模块19读取所选存储单元14中的数据和向其 中写入数据。此外，当存储单元14包括诸如闪存之类的非易失性存储器 的单元时，控制模块19对所选存储单元14进行擦除和编程。

仅作为示例，存储单元14可包括NAND或NOR闪存的单元。每个存 储单元14可被编码为存储N个二进制数字(比特)的信息，其中N是大 于或等于1的整数。因此，每个存储单元14可具有2^N种状态。为了在每 个单元中存储N个比特，每个存储单元14可包括具有2^N个可编程阈值电 压(以下称之为阈值电压)的晶体管。晶体管的2^N个阈值电压分别表示存 储单元14的2^N种状态。

现在参考图2，存储单元14-i可包括具有阈值电压V_T的晶体管50。 晶体管50可包括浮动栅极G(以下称为栅极G)、源极S和漏极D。在写 入操作期间存储在栅极G中的电荷的量决定了阈值电压V_T的值和存储单 元14-i的状态。

仅作为示例，依据栅极G中存储的电荷的量，晶体管50可具有两个 可编程的阈值电压V_T1和V_T2。当栅极G中存储的电荷量为Q1时，晶体管 50的阈值电压是V_T1。当栅极G中存储的电荷量是Q2时，晶体管50的阈 值电压是V_T2。依据栅极G中存储的电荷量，具有大于或等于V_T1或V_T2的值的栅极电压(即，V_GS)可导通晶体管50(即，生成预定的漏极电 流)。

存储单元14的状态(即，存储单元14中存储的数据)是通过测量晶 体管50的阈值电压V_T来读取的。阈值电压V_T是通过向栅极G施加栅极 电压并且感测漏极电流来测量的。漏极电流是通过跨晶体管50的源极S 和漏极D施加小电压来感测的。