[发明专利]整合型无源元件及其制造方法

说明书

【技术领域】

本发明是有关于一种整合型无源元件及其制造方法，特别是有关于一种具有较厚电感层的整合型无源元件及其制造方法。

【背景技术】

现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造。在系统封装型的封装构造中，其可将二个或以上的芯片设置在同一封装基板上，以提高芯片组装密度，除此之外，其亦可能将数个无源元件(passive element)整合成单一整合型无源元件(integrated passive device，IPD)，以提高基板有限组装面积的利用率。

依制造过程不同，整合型无源元件可分为低温陶瓷共烧技术(lowtemperature co-fired ceramic，LTCC)、内嵌式无源元件技术(embedded passivedevice)与薄膜技术(thin film technology)三种技术。低温陶瓷共烧技术是以陶瓷作为电路基板材料，并将无源元件以平行式印刷涂布方式烧结形成整合式陶瓷元件。再者，内嵌式无源元件技术是利用特殊介电及电阻材料，搭配有机玻璃纤维基板等的迭层结构，依照电路特性与需求，采用高低介电系数及电阻基板材料来应用在内埋电容、电阻或高频传输线等设计上。另外，薄膜技术技术的生产方式大致上则与半导体制造过程相似，制造过程是利用半导体前段晶圆代工产业采用已久的物理相沉积技术(PVD)设备在硅晶图上制作元件与线路，再加以切割成数颗整合型无源元件。

就现有薄膜技术而言，虽然其制造的整合型无源元件具有整合密度高及体积小型化等优点，但受限于物理相沉技术设备仅能制作出厚度小于1微米(μm)的电感结构。由于电感结构的厚度愈薄，其Q值(品质因子)愈低、电能损耗愈高及效率愈差。结果，因为厚度问题造成电感结构的Q值无法进一步提高，因而限制了利用薄膜技术制造的整合型无源元件的应用价值。

故，有必要提供一种整合型无源元件及其制造方法，以解决现有技术所存在的问题。

【发明内容】

本发明的主要目的在于提供一种整合型无源元件及其制造方法，其可以采用半导体后段封装基板的设备来制造整合型无源元件，使其具有厚度大于5微米的电感结构，进而有利于降低电感损耗、提高电感效率，并可提高无源元件整合密度及缩小元件体积。

本发明的次要目的在于提供一种整合型无源元件及其制造方法，其中整合型无源元件可以做为载体承载芯片，再以金属线或金属球电性连接到封装用基板或外部电子装置上，进而提高系统封装的组装密度。

本发明的另一目的在于提供一种整合型无源元件及其制造方法，其中整合型无源元件可以做为载体，并贯穿形成导电通孔(via)，以便承载及堆迭芯片，进而提高系统封装的便利性及多样性。

为达成本发明的前述目的，本发明提供一种整合型无源元件，其特征在于：所述整合型无源元件包含：一基板、一第一绝缘层、一第二绝缘层及一第三绝缘层。所述基板的上表面依序堆迭所述第一、第二及第三绝缘层。所述第一绝缘层内具有一第一电路层，所述第一电路层包含至少一电容结构及至少一电阻结构。所述第二绝缘层内具有一第二电路层，所述第二金属层的厚度介于5至50微米之间，所述第二电路层与所述第一电路层电性连接，并且形成至少一第一电感结构。所述第三绝缘层内具有一第三电路层，所述第三金属层的厚度介于5至25微米之间，所述第三电路层与所述第二电路层电性连接，并且形成至少一第二电感结构。所述第三绝缘层另具有数个开口，以裸露所述第三电路层的一部分表面并形成数个接垫。

在本发明的一实施例中，所述第一、第二及第三绝缘层选自低介电值(low-k)材料，例如聚亚酰胺(polyimide，PI)或苯环丁烯(benzocyclobutene，BCB)。

在本发明的一实施例中，所述基板为硅基板或玻璃基板。

在本发明的一实施例中，所述接垫另电性连接至少一倒装型芯片(flipchip)或至少一打线型芯片(wire bonding chip)。

在本发明的一实施例中，所述基板另包含数个导电通孔(via)，其贯穿所述基板的上表面及下表面。

在本发明的一实施例中，每一所述接垫上形成一金属球或连接一金属线。

在本发明的一实施例中，所述第一金属层的厚度介于0.1至2微米之间。