[发明专利]一种用于集成电路的自对准接触的方法和结构

权利要求书

1.一种用于制造高电压集成电路器件的方法，该方法包括：

提供一个半导体衬底，包含一个表面区域，所述表面区域具有一个接触区域，所述接触区域被耦合到高电压半导体器件的源极/漏极区域；

形成一个等离子体增强氧化物，上覆于所述表面区域；

形成一个停止层，上覆于所述等离子体增强氧化物；

形成一个第一接触开口，贯穿所述停止层的一部分和贯穿所述等离子体增强氧化物层的一部分，所述第一开口具有一个宽度和深度，所述宽度的尺寸小于1微米；

暴露所述接触区域的一部分；

形成一个金属硅化物层，上覆于至少所述接触区域，以形成金属硅化接触区域；

形成一个层间电介质层，上覆于所述金属硅化接触区域，以填充所述接触开口并提供上覆于所述停止层和层间电介质层表面区域的材料厚度；

形成一个掩蔽层，上覆于所述表面区域；

在上覆于所述金属硅化接触区域附近的所述掩蔽层中形成一个开口，所述开口可以与所述停止层的一部分重叠；

图案化所述层间电介质层，以在所述层间电介质层中贯穿所述材料厚度的一部分形成第二开口，来暴露所述金属硅化接触区域的一部分和暴露所述停止层的一部分；

在图案化所述层间电介质层时，保持所述源极/漏极区域不受任何刻蚀损伤；以及

形成一个接触插塞层，上覆于所述金属硅化接触区域的所述暴露部分和所述停止层的所述暴露部分。

2.如权利要求1所述的方法，其中所述半导体衬底是硅晶片。

3.如权利要求1所述的方法，其中所述第二开口的宽度为0.5微米或者更小。

4.如权利要求1所述的方法，其中所述高电压半导体器件与12伏或者更大的电压相关联。

5.如权利要求1所述的方法，其中所述高电压半导体器件具有1微米或者更小的沟道宽度。

6.如权利要求1所述的方法，其中所述层间电介质包括等离子体增强氧化物。

7.如权利要求1所述的方法，其中所述等离子体增强氧化物的厚度为约200埃或者更小。

8.如权利要求1所述的方法，其中所述源极/漏极区域包括LDD结构。

9.如权利要求1所述的方法，其中所述接触插塞层包括多晶硅。

10.如权利要求1所述的方法，其中所述接触插塞层包括钨。

11.如权利要求1所述的方法，其中所述停止层包括氮化硅。

12.如权利要求1所述的方法，其中所述重叠是由所述开口到所述金属硅化接触区域未对准导致的。

13.一种高电压集成电路器件，所述器件包括：

一个半导体衬底，包含一个表面区域，所述表面区域具有一个接触区域，所述接触区域被耦合到高电压半导体器件的源极/漏极区域；

一个等离子体增强氧化物，上覆于所述表面区域；

一个停止层，上覆于所述等离子体增强氧化物；

一个第一接触开口，贯穿所述停止层的一部分和贯穿所述等离子体增强氧化物层的一部分，所述第一开口具有一个宽度和深度，所述宽度的尺寸小于1微米，所述第一接触开口暴露所述接触区域的一部分；

一个金属硅化物层，上覆于至少所述接触区域，以形成金属硅化接触区域；

一个层间电介质层，上覆于所述金属硅化接触区域，以填充所述接触开口并提供上覆于所述停止层和层间电介质层表面区域的材料厚度；

一个第二开口，位于所述层间电介质层中，贯穿所述材料厚度的一部分以暴露所述金属硅化接触区域的一部分和暴露所述停止层的一部分；

一个接触插塞层，上覆于所述金属硅化接触区域的所述暴露部分和所述停止层的所述暴露部分；

其中，所述第二开口与所述金属硅化接触区域未对准，从而形成了所述停止层的所述暴露部分。

14.如权利要求13所述的器件，其中所述半导体衬底是硅晶片。

15.如权利要求13所述的器件，其中所述第二开口的宽度为0.5微米或者更小。

16.如权利要求13所述的器件，其中所述高电压半导体器件与12伏或者更大的电压相关联。