[发明专利]显示测试图形多通道时钟发生器

权利要求书

1.一种显示测试图形多通道时钟信号发生器，其特征在于该发生器包括USB 模块(1)、FPGA模块(2)、时钟模块(3)顺序相串联连接，FPGA模块(2)由数据接收/ 发送模块(module FT245BM)、数据写入/读出模块(module FS6370)组成；USB模块 (1)经串行双向数据端(USBDP、USBDM)和并行双向数据端(D₀～D₇)转换和传输时 钟数据，FPGA模块(2)经并行双向数据端(USB_DATA[7..0])接收/发送时钟数据和 串行双向数据端(sda)写入/读出时钟数据，时钟模块(3)经串行双向数据端 (OE/SDA)传输时钟数据和多路时钟输出端(CLK_A、CLK_B、CLK_C)输出时钟 信号。

2.根据权利要求1所述的显示测试图形多通道时钟信号发生器，其特征在于 在USB模块(1)中，USB接口的串行双向数据端(D+、D-)经第二十七电阻(R₂₇)、 第二十八电阻(R₂₈)接USB芯片FT245BM的串行双向数据端(USBDP、USBDM)， USB芯片FT245BM的并行双向数据端(D₀～D₇)接FPGA芯片EP2C20Q240C8N的 第72、73、78、79、80、84、86、87脚，USB芯片FT245BM的读/写控制输入端 (nRD、WR)接FPGA芯片EP2C20Q240C8N的第88、90脚，USB芯片FT245BM 的接收/发送控制输出端(nRXF、nTXE)接FPGA芯片EP2C20Q240C8N的96、97 脚。

3.根据权利要求1所述的显示测试图形多通道时钟信号发生器，其特征在于 FPGA模块(2)由数据接收/发送模块(module FT245BM)、数据写入/读出模块 (module FS6370)组成；数据接收/发送模块(module FT245BM)的并行双向数据端 (USB_DATA[7..0])接FPGA芯片EP2C20Q240C8N的72、73、78、79、80、84、 86、87脚，数据接收/发送模块(module FT245BM)的读/写控制输出端(USB_RD、 USB_WR)接FPGA芯片EP2C20Q240C8N的88、90脚，数据接收/发送模块(module FT245BM)的接收/发送控制输入端(USB_RXF、USB_TXE)接FPGA芯片 EP2C20Q240C8N的96、97脚；数据写入/读出模块(module FS6370)的复位输入端 (reset)接数据接收/发送模块(module FT245BM)的复位输出端(reset)，数据写入/读 出模块(module FS6370)的器件地址输入端(raddr[7..0])接数据接收/发送模块 (module FT245BM)的器件地址输出端(raddr[7..0])，数据写入/读出模块(module FS6370)的寄存器地址输入端(addr[7..0])接数据接收/发送模块(module FT245BM) 的寄存器地址输出端(addr[7..0])，数据写入/读出模块(module FS6370)的读/写控制 输入端(rd、wr)接数据接收/发送模块(module FT245BM)的读/写控制输出端(rd、 wr)，数据写入/读出模块(module FS6370)的数据输入端(data[7..0])接数据接收/发送 模块(module FT245BM)的数据输出端(rdata[7..0])，数据写入/读出模块(module FS6370)的数据输出端(data_rm[7..0])接数据接收/发送模块(module FT245BM)的数 据输入端(idata[7..0])；数据写入/读出模块(module FS6370)的串行双向数据端(sda) 接FPGA芯片EP2C20Q240C8N的113脚，数据写入/读出模块(module FS6370)的 时钟输出端(scl)接FPGA芯片EP2C20Q240C8N的114脚，数据写入/读出模块 (module FS6370)的模式控制输出端(mode)接FPGA芯片EP2C20Q240C8N的111 脚；数据接收/发送模块(module FT245BM)的时钟输入端(clk)和数据写入/读出模 块(module FS6370)的时钟输入端(clk)并接FPGA芯片EP2C20Q240C8N的154脚， 数据写入/读出模块(module FS6370)的掉电控制输出端(pd)接FPGA芯片 EP2C20Q240C8N的8脚。

4.根据权利要求1所述的显示测试图形多通道时钟信号发生器，其特征在于 在时钟模块(3)中，时钟芯片FS6370的输出使能/串口数据双向端(OE/SDA)经 第三十八电阻(R₃₈)接FPGA芯片EP2C20Q240C8N的113脚，时钟芯片FS6370的 掉电输入/串行时钟输入端(PD/SCL)经第三十五电阻(R₃₅)接FPGA芯片 EP2C20Q240C8N的114脚，时钟芯片FS6370的模式选择输入端(MODE)经第三十 九电阻(R₃₉)接FPGA芯片EP2C20Q240C8N的111脚，时钟芯片FS6370的晶振驱 动端(XOUT)经第三十六电阻(R₃₆)接FPGA芯片EP2C20Q240C8N的154脚，模拟 开关(CD4053)的数字控制输入端(Sa)接FPGA芯片EP2C20Q240C8N的8脚，模拟 开关(CD4053)的模拟输入/输出端(Ya)接电源(+3.3V)，模拟开关(CD4053)的模拟输 入/输出端(Za)接时钟芯片FS6370的电源输入端(V_DD)，时钟芯片FS6370的时钟输 出端(CLK_A、CLK_B、CLK_C)是三路时钟信号输出端。