[发明专利]一种双总线的视觉处理芯片架构

说明书

技术领域

本发明涉及集成电路中视觉信息处理芯片的结构设计领域，特别涉及一种双总线的视觉处理芯片架构。

背景技术

随着大规模集成电路设计的发展，片上系统(System on a Chip，SoC)技术应运而生。IP核(Intellectual Property，IP)复用是实现SoC的重要方式。其中，片上总线是IP核互连的关键技术。它的提出有效解决了IP核移植复用和系统设计验证等问题。对于视觉处理芯片，如何将机器视觉和小体积、低功耗的硬件系统结合，设计具有视觉感知和图像处理功能的视觉芯片，是当前视觉与智能信息处理领域的研究热点。

根据视觉处理的特点，研究通用的视觉芯片有着重要的意义。现有视觉处理芯片主要采用单总线结构(Jason Schlessman，“Heterogeneous MpsocArchitectures for Embedded Computer Vision，”)或者流水线式处理方式(Chih-Chi Cheng，“iVisual：An Intelligent Visual Sensor SoC With 2790fps CMOS Image Sensor and 205 GOPS/W Vision Processor，”)。参照图1，为目前广泛使用的单总线SoC结构，使用一条系统总线连接各种IP核。参照图2，是一种典型的为实现视觉处理算法而设计的芯片结构。它的特点是由同步逻辑(Synchronization Logic)部分控制光流(Optical Flow)和背景减除(Background Subtraction)这两个视觉处理专用IP核；处理器局部总线(Processor Local Bus，PLB)连接PPC405、同步动态随机存储器(SynchronousDynamic Random Access Memory，SDRAM)和同步逻辑部分负责整体系统的通信。这种结构的最大问题是存储器的带宽影响了整个系统的性能和处理效率。参照图3，为一种智能视觉感受器SoC结构。它的特点是使用流水线结构和片内存储器进行视频分析处理。在片内存储空间不能满足需求时，可以通过外部总线连接外部存储器。这种结构各IP核间的数据相关性比较强，芯片的性能会受较大影响；并且在视觉处理方面的通用性不强。

综上所述，目前的视觉处理芯片结构主要存在以下问题：存储器带宽不足、可扩展性差、平均通信效率低、单一时钟等，不能很好地满足实际视觉处理的要求。

发明内容

针对上述技术问题，发明人在对视觉计算任务和图像处理进行分析后发现，影响视觉处理芯片性能的主要原因在于：视觉处理中各模块功能的差异大，计算复杂度的差距大，以及各模块对实时性要求不同，因此将这些差别较大的模块连接在同一总线上，必然会产生各种难以解决的问题。

本发明的目的在于提供一种双总线的视觉处理芯片架构，将功能差别较大的模块连接在不同总线上，使视觉处理中不同层次的计算分离，任务级并行，以增强芯片系统的灵活性和数据处理能力。

为了达到上述目的，本发明采用以下技术方案予以实现。

一种双总线的视觉处理芯片架构，其特征在于，包括：第一总线、第二总线、连接在第一总线上的视觉计算和决策模块、连接在第一总线上的第一存储器、连接在第二总线上的特征组合和模式生成模块、连接在第二总线上的图像特征提取模块、连接在第二总线上的第二存储器、以及连接第一总线和第二总线的桥接电路；

所述图像特征提取模块，对视频信号进行校正和滤波、特征图提取、下采样和非均匀采样，完成视觉处理中的底层处理；

所述特征组合和模式生成模块，对各特征图进行计算和重新组合，生成视觉计算所需模式，完成视觉处理中的中层处理；

所述视觉计算和决策模块，根据视觉计算模式进行识别和决策，执行视觉计算的决策，完成视觉处理中的高层处理。

本发明的进一步改进和特点在于：所述图像特征提取模块、特征组合和模式生成模块、视觉计算和决策模块共同连接有一个寄存器组，所述寄存器组存放上述三个模块的系统信息和交互信息。

本发明的更进一步改进在于：所述视觉计算和决策模块与所述寄存器组之间设置有中断产生器，所述图像特征提取模块与所述特征组合和模式生成模块的中断请求通过所述寄存器组和中断产生器输入所述视觉计算和决策模块，与所述视觉计算和决策模块保持同步。