[发明专利]沟道式金属氧化物半导体元件及其制作方法

说明书

技术领域

本发明涉及一种沟道式金属氧化物半导体元件及其制作方法，尤其是一种 低栅极电容(Cgd)的沟道式金属氧化物半导体元件及其制作方法。

背景技术

相较于传统的平面式金属氧化物半导体元件，电流走向是沿着平行于基材 表面的走向，沟道式金属氧化物半导体元件将栅极设置于沟道内，改变金属氧 化物半导体元件的通道位置，而使得金属氧化物半导体元件的电流走向垂直于 基材。因此，可以缩小元件的尺寸，提高元件的积极度，而有利于降低制作成 本。市面上常见的金属氧化物半导体元件包括金属氧化物半导体场效应晶体管 (MOSFET)、绝缘栅二极晶体管(IGBT)等。

金属氧化物半导体元件在运作过程中主要的能量损耗来源包括导通电阻 造成的导通损失，以及来源于栅极电荷的切换损失。随着元件操作频率的提高， 切换损失所占的比重也就越加重要。一般而言，可通过降低金属氧化物半导体 元件的栅极至漏极的电容值(Cgd)以改善切换速度，降低切换损失。不过，为 了降低金属氧化物半导体元件的栅极至漏极的电容值，往往会大幅增加金属氧 化物半导体元件的工艺的复杂度，而造成制作成本的提高。

因此，寻找一个简单的制作方法以降低金属氧化物半导体元件的栅极至漏 极的电容值，是本技术领域一个重要的课题。

发明内容

本发明所要解决的技术问题在于提供一种沟道式金属氧化物半导体元件 及其制作方法，可以降低栅极至漏极的电容值以降低切换损失，进一步提升效 率。

本发明的一实施例提供一种沟道式金属氧化物半导体元件的制作方法，包 括下列步骤：(a)提供一基板；(b)形成一外延层于基板上；(c)制作至少一栅极 沟道于外延层内；(d)制作一栅极介电层于栅极沟道的内壁；(e)沿着栅极沟道 的内壁，沉积一第一多晶硅层；(f)植入第一导电型的掺杂物至位于栅极沟道底 部的部分第一多晶硅层；(g)沉积一第二多晶硅层覆盖第一多晶硅层，此第二 多晶硅层掺杂有第二导电型的掺杂物；以及(h)施以高温工艺，使第一多晶硅 层与第二多晶硅层内的掺杂物扩散，形成一第一导电型的第一掺杂区与一第二 导电型的第二掺杂区，其中，第一掺杂区位于栅极沟道的底部，第二掺杂区与 第一掺杂区间形成有一PN结电容(junction capacitor)。

在本发明的一实施例中，第二掺杂区的上表面制作有一金属硅化物层，以 降低栅极电阻。

在本发明的一实施例中，在植入第一导电型的掺杂物在第一多晶硅层的步 骤前，先在第一多晶硅层的表面覆盖一牺牲氧化层，以防止第一导电型的掺杂 物植入位于栅极沟道侧壁处的第一多晶硅层。

在本发明的一实施例中，直接沿着垂直基板的方向植入第一导电型的掺杂 物至裸露的第一多晶硅层。

依据前述制作方法，本发明提供一种沟道式金属氧化物半导体元件。此沟 道式金属氧化物半导体元件包括一基板、一外延层、至少一栅极沟道、一栅极 介电层与一多晶硅栅极。其中，外延层位于基板上。栅极沟道位于外延层内。 栅极介电层位于栅极沟道的内壁。多晶硅栅极位于栅极沟道内，并且具有一第 一导电型的第一掺杂区与一第二导电型的第二掺杂区。其中，第一掺杂区位于 栅极沟道的底部，第二掺杂区位于第一掺杂区上，并且，第一掺杂区与第二掺 杂区之间形成一PN结电容。

本发明的实施例所提供的沟道式金属氧化物半导体元件中，多晶硅栅极内 具有一第一导电型的第一掺杂区与一第二导电型的第二掺杂区。因此，此沟道 式金属氧化物半导体元件的栅极电容，除了包括由外延层、栅极介电层与第一 掺杂区所构成的电容，还包括位于第一掺杂区与第二掺杂区间的PN结电容， 并且，此二个电容是串接于栅极与漏极间。因此，PN结电容的存在有助于降 低栅极电容值(Cgd)，以降低切换损失，进一步提升效率。

以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明本发明 的申请专利范围。而有关本发明的其他目的与优点，将在后续的说明与附图加 以阐述。

附图说明

图1A至图1E显示本发明沟道式功率半导体元件的制作方法的第一实施 例；

图2显示本发明沟道式功率半导体元件的制作方法的第二实施例；以及

图3显示本发明沟道式功率半导体元件的制作方法的第三实施例。

其中，附图标记：

沟道式金属氧化物半导体元件100