[发明专利]有限脉冲响应滤波器及其实施方法

说明书

技术领域

本发明涉及一种有限脉冲响应滤波器，特别是涉及一种具有对称系数组的有限脉冲响应滤波器。

背景技术

有限脉冲响应(Finite Impulse Response，FIR)滤波器是在数字信号处理(Digital Signal Processing，DSP)应用中常见的一种数字滤波器。有限脉冲响应滤波器可以被设计成高通滤波器、低通滤波器或是带通滤波器等种类。此外，在有限脉冲响应滤波器内无反馈路径存在，因此其脉冲响应为无限。一般而言，有限脉冲响应滤波器的滤波处理是藉由将一系列的系数与输入信号中所对应的取样数据进行相乘，然后再将相乘的结果进行累加。再者，使用者可根据所设计的滤波器种类而决定有限脉冲响应的系数值，并可根据所设计的滤波器的性能而决定有限脉冲响应滤波器的阶数。

图1示出了传统有限脉冲响应滤波器100。有限脉冲响应滤波器100包括静态随机存取存储器(static random access memory，SRAM)110、乘法器120以及累加器130。输入信号x[n]与输出信号y[n]之间的关系式可由下列方程式(1)所表示：

y[n]＝a₀x[n]+a₁x[n-1]+a₂x[n-2]+…+a_k-1x[n-(k-1)](1)

其中a_i为滤波器的系数(0≤i＜k)而k为滤波器的阶数。如图1所示，经由频率f_s所取样的输入信号x[n]储存在SRAM 110内。根据频率f_c，乘法器120将储存在SRAM 110内的数据与对应的系数进行相乘，其中频率f_c为SRAM110的操作频率，而频率f_c除以频率f_s大于或等于k(即f_c/f_s≥k)。举例来说，当有限脉冲响应滤波器100为4阶滤波器时，乘法器120会使用频率f_c的4个周期来计算a₀×x[n]、a₁×x[n-1]、a₂×x[n-2]以及a₃×x[n-3]，并根据上述计算值而得到4个相乘的结果。接着，累加器130会接收并累加上述相乘结果以得到输出信号y[n]。对输出信号y[n]而言，方程式(1)中的相乘计算以及累加计算需要在频率f_s的一个周期内完成，其中频率f_s为有限脉冲响应滤波器100的取样频率。

发明内容

本发明提供一种N阶有限脉冲响应滤波器，具有一对称系数组，包括：一第一存储器以及一第二存储器；一输入装置，用以根据一取样频率接收一连串的输入数据，并将上述已接收数据交替地储存至上述第一存储器以及上述第二存储器；一第一计算装置，用以根据一操作频率从上述第一存储器以及上述第二存储器读取上述已接收数据中的N个连续数据并产生多个第一计算值，其中每一上述已读取数据对应于上述对称系数组的一系数，并上述第一计算值藉由将对应于相同系数的已读取数据进行相加而产生；一第二计算装置，用以将上述第一计算值与对应的系数进行相乘以产生多个第二计算值；以及，一第三计算装置，用以累加上述第二计算值以产生一输出信号。

再者，本发明提供一种有限脉冲响应滤波器的实施方法，适用于具有一对称系数组的一N阶有限脉冲响应滤波器。上述实施方法包括：根据一取样频率，接收一连串的输入数据；交替地储存上述已接收数据至一第一存储器以及一第二存储器；根据一操作频率，从上述第一存储器以及上述第二存储器读取上述已接收数据中的N个连续数据，其中每一上述已读取数据对应于上述对称系数组的一系数；将对应于相同系数的已读取数据分别进行相加，以产生多个第一计算值；将上述第一计算值分别与对应的系数进行相乘，以产生多个第二计算值；以及，累加上述第二计算值以产生一输出信号。

附图说明

图1示出了传统有限脉冲响应滤波器；

图2示出了根据本发明一实施例所述的N阶有限脉冲响应滤波器；

图3A及图3B示出了当N为偶数时存储器RAM0与存储器RAM1的储存机制；

图4A及图4B示出了当N为奇数时存储器RAM0与存储器RAM1的储存机制；以及

图5示出了根据本发明一实施例所述的N阶有限脉冲响应滤波器的实施方法。

【主要元件符号说明】

100、200～有限脉冲响应滤波器；