[发明专利]用于总线验证的片上电路

说明书

技术领域

本发明涉及集成电路，更具体地说，涉及用于总线验证的片上电路。

背景技术

调试、验证和/或训练集成电路之间和/或之内的总线连接在传统上一直很困难。虽然有工具来确定是否存在与总线通路关联的短路或开路，但是这些工具通常是不适合实速总线验证的静态工具。虽然短路在任何速度都是短路，但是其它电气问题可能只在极高速度出现。

与总线验证关联的一些传统工具可采用传统技术、如ECC(检错和纠错)或奇偶校验来检测总线错误。在检测到错误时，这些工具可产生HPMC(高优先级机器校验)。虽然事后故障转储数据可能是可得到的，但是这种数据可能价值有限。例如，数据可能没有与检测它时所在的周期关联，可能没有标识导致崩溃状况的事件，可能不便于触发临时有意义的测试事件，等等。另外，这些工具以传统方式设计用于运行时检错、包容等。

传统的总线验证工具和技术可能依靠与总线关联的现有协议。但是，采用这类协议若完全有可能、也难以产生感兴趣的测试模式以及在已知和/或可预测时间以已知和/或可预测序列将其发送，以便于与例如监测示波器之类的其它动作协调。因此，这些传统工具可能受到芯片/总线组合可能产生的正常代码的制约。另外，这些传统工具可能仅依靠例如电压、温度和频率之类的变化参数等的技术来验证总线。同样，虽然这可能提供某种数据，但没有取得严格的实速电气验证。

许多传统总线验证工具要求要由总线连接的集成电路在进行总线验证之前基本完成。这产生与连续发展相关的鸡和蛋问题。因此，集成电路研制、固件开发以及总线验证可能密切关联，产生前后紧接的连续发展情况。

传统工具可能还需要例如与示波器或协议分析器关联的那些电气探测器的物理连接。随着不断增加的芯片密度和电路密度以及相应地不断减小的迹线、通路和布线尺寸，这类物理连接变得更为困难。

另外，传统工具可能不产生严格得足以评估与符号间干扰(ISI)等关联的问题的条件。作为举例说明，驱动到总线线路上的数据的历史可能影响那个线路上将来数据符号的定时。但是，这些影响可能仅出现在某些较高频率上，因为这些影响可能取决于例如线路几何尺寸、线路长度、线路电阻、线路电容等等。作为进一步举例说明，传统工具可能无法创建例如饱和总线通信量情况之类的条件。另外，由于复杂的总线协议，即使可能曾创建某种条件，也可能难以根据需求可靠地重建该条件以帮助验证和诊断。

一些工具甚至帮助提供小的码模式以便于边界扫描。例如，IEEE1149.1标准描述联合测试行动组(JTAG)提供的边界扫描协议。但是，这种边界扫描本质上是静态(dc)测试。另外，与这种类型的边界扫描关联的串行体系结构未推动实速电气验证。

发明内容

根据本发明的一个方面，提供一种系统，包括：

第一电路，可操作地连接到要电气验证的总线，所述第一电路包括：第一逻辑部件，配置成有选择地产生可被驱动到所述总线上的电信号的测试序列；第二逻辑部件，配置成产生可被驱动到所述总线上的一个或多个总线协议信号；总线接口逻辑部件，可操作地连接到第一逻辑部件和第二逻辑部件，所述总线接口逻辑部件配置成把所述测试序列和所述总线协议信号驱动到所述总线上；以及测试逻辑部件，可操作地连接到第一逻辑部件、第二逻辑部件和所述总线接口逻辑部件中的一个或多个，所述测试逻辑部件配置成控制第一电路选择把所述总线协议信号和所述测试序列中的哪一个驱动到所述总线上；以及

第二电路，可操作地连接到所述总线，所述第二电路包括：第三逻辑部件，配置成从所述总线接收把所述测试序列驱动到所述总线上的所述总线接口逻辑部件所产生的电序列的所接收序列；第四逻辑部件，配置成产生与所述测试序列相关的电信号的校验序列；以及总线检验逻辑部件，可操作地连接到第三逻辑部件和第四逻辑部件，所述总线检验逻辑部件配置成至少部分根据比较所述所接收序列与所述校验序列来确定所述总线是否正确地传送数字数据。

根据本发明的另一方面，提供一种操作总线验证系统的方法，包括：控制驱动器进入就绪状态，所述驱动器在可操作地连接到要由所述总线验证系统测试的总线的第一电路中实现；控制接收器进入校验状态，所述接收器在可操作地连接到所述总线的第二电路中实现，所述接收器配置成产生电信号的第一序列；控制所述驱动器进入生成状态，其中电信号的第二序列被驱动到所述总线上；以及至少部分根据所述接收器比较第一序列与响应被驱动到所述总线上的第二序列而接收的一个或多个电信号，电气验证所述总线。

附图说明