[发明专利]存储器单元、电子系统、形成存储器单元的方法及对存储器单元进行编程的方法

说明书

技术领域

本发明涉及存储器单元、电子系统、形成存储器单元的方法及对存储器单元进行编 程的方法。

背景技术

存储器装置提供用于电子系统的数据存储装置。一种类型的存储器为被称为快闪存 储器的非易失性存储器。快闪存储器为EEPROM(电可擦除可编程只读存储器)类型， 其可以块进行擦除及重新编程。许多现代个人计算机具有存储于快闪存储器芯片上的 BIOS。此BIOS有时被称为快闪BIOS。快闪存储器还风行于无线电子装置中，因为其 使制造商能够在新通信协议变得标准化时支持新通信协议，且提供远程地升级装置以用 于增强特征的能力。

典型快闪存储器包含包括以行及列形式而布置的大量非易失性存储器单元的存储 器阵列。通常将单元分组成块。可通过对浮动栅极充电而电编程块内的单元中的每一者。 可通过块擦除操作而将电荷从浮动栅极移除。将数据作为浮动栅极中的电荷而存储于单 元中。

NAND为快闪存储器的基本架构。NAND单元单位包含串联地耦合到存储器单元的 串联组合(串联组合通常被称作NAND串)的至少一个选择栅极。NAND串的栅极传 统上为单级单元(SLC)，但制造商正转变为针对NAND串的栅极的多级单元(MLC) 的利用。SLC仅存储一个数据位，而MLC存储多个数据位。因此，通过从SLC转变到 MLC，可至少将存储器阵列密度加倍。

在装置的编程中，MLC不同于SLC。明确地说，如果装置经编程以仅具有两个存 储器状态(0或1)，则可将装置编程为SLC，其中存储器状态中的一者对应于浮动栅极 处的一个存储电荷电平(例如，对应于完全充电的装置)且另一者对应于浮动栅极处的 另一存储电荷电平(例如，对应于完全放电的装置)。或者，如果装置经编程以具有四 个存储器状态，则可将装置编程为具有两个存储器位的MLC。可以从最低存储电荷(例 如，完全放电)到最高存储电荷(例如，完全充电)的次序而将存储器状态指定为11、 01、00及10存储器状态。因此，11状态对应于最低存储电荷状态，10状态对应于最高 存储电荷状态，且01及00状态对应于(例如)第一及第二中间存储电荷电平。

不管是将装置用作MLC还是用作SLC，均存在避免寄生电容耦合效应及应力诱发 栅极漏泄且具有大存储器窗口(存储器窗口为使非易失性单元能够被充电的电荷窗口， 且通过在给定时间内在单元上的施加多少电荷来界定)的持续目标。大存储器窗口可使 得能够清楚地将MLC装置的多个存储器状态彼此分开。

例如金属电荷陷阱(MCT)的电荷捕获材料有希望在非易失性存储器单元中利用， 但在获得大存储器窗口、由非易失性装置对电荷的良好保留及跨越NAND阵列的众多装 置的均一性(换句话说，避免单元间西格马(sigma)变化)方面存在困难。

需要开发藉以减轻或克服上文所论述的困难中的一者或一者以上及/或实现上文所 论述的目标中的一者或一者以上的结构及制造工艺。

附图说明

图1为根据实施例的存储器系统的简化框图。

图2为根据实施例的NAND存储器阵列的示意图。

图3为说明存储器单元的实施例的半导体晶片的一部分的图解横截面图。

图4为说明存储器单元的另一实施例的半导体晶片的一部分的图解横截面图。

图5到图11说明根据实施例的用于制造存储器单元的工艺的各种阶段。

图12为说明存储器单元的另一实施例的半导体晶片的一部分的图解横截面图。

图13为图12的实施例的实例的能带图。

图14为说明存储器单元的另一实施例的半导体晶片的一部分的图解横截面图。

图15为图14的实施例的实例的能带图。

图16为计算机实施例的图解视图。

图17为展示图16的计算机实施例的主板的特定特征的框图。

图18为电子系统实施例的高区框图。

图19为存储器装置实施例的简化框图。

具体实施方式