[发明专利]具有用于减少泄漏的局部电力块的电路

说明书

技术领域

本发明大体上涉及用于减少电路设计中的泄漏电流的方法和系统，且更具体地说，涉及用于在维持高活动性电路的性能的同时减少低活动性电路中的泄漏电流的方法和系统。

背景技术

随着特征尺寸在电路设计中变得更小，电力泄漏正成为电路(例如，顺序电路)所消耗的总电力的更显著部分。电路设计中的电力泄漏是一个重要问题，尤其是因为电力泄漏可能占IC的总电力的显著比例。

举例来说，图1说明具有输入a、输出nz、电压源和接地的常规装置(例如，反相器)100。由电源电流Vdd给电容器102充电。理论上，一旦电容器102被充完电，就将没有电流流经电路，且所述电路中将没有电力泄漏。然而，实际上并不是这样，因为装置可能泄漏。即使假设装置是关闭的或不活动的，所述装置中仍可能有某些电流流动/泄漏。因此，所述装置中将有电力泄漏。

随着技术缩减且变得更快，此问题变得更加普遍。电路被设计得越小且操作得越快，泄漏越大。因此，随着电路密度增加，归因于增加的装置的泄漏也增加。需要减少此类泄漏，因为其一直发生，不管装置是否正在执行活动，或不管装置的中央处理单元(CPU)是开启还是关闭。只要有电源连接到电路，泄漏就可能发生。因此，泄漏可占处于不活动状态或具有大量不活动电路的集成电路(IC)所消耗的总电力的显著部分。

这在活动期间(当动态功率较大时)倒不是大问题。然而，如果没有活动正在被执行，那么动态功率较小(例如，其可为零)。因此，在不活动状态下，泄漏电流将在IC的总功率占支配地位。这在靠电池供电的装置(其中电源是有限的)中尤其成问题。

在低功率电路设计中，需要在不牺牲性能的情况下使泄漏电流减到最小。举例来说，按照惯例，可将装置添加到整个电路以阻碍从电压源到电路的路径，或从电路到接地的路径，以便限制或减少电路中的泄漏。在一种常规系统中，将全局头部或全局脚部添加在从电压源到电路的电力供应路径中以限制泄漏。换句话说，使电源从电路去耦，以减少电路的不活动期间的泄漏。全局头部是耦合在Vdd与电路之间的去耦装置，而脚部是耦合在电路与Vss之间的去耦装置。

然而，常规的全局头部/脚部必须经缩放以传递和控制较大的电流，且使用连接到电路设计中的许多位置的额外控制信号。此设计要求导致成本增加，例如，在IC上的电路所占用的面积以及增加的路由复杂性方面。此些常规设计还可能(例如)因降低电路的速度且降低性能而降低IC的性能，如下文更详细地描述。

在常规的全局头部和全局脚部中使用高阈值电压(高V_T，或HV_T)装置来限制泄漏。此些高V_T装置无法将泄漏减少到零。然而，高V_T装置可至少显著地减少泄漏。泄漏的此减少在与可用于由头部或脚部供应的操作电路中的低阈值电压(低V_T，或LV_T)电路相比时尤其如此。按照惯例，使用全局头部或全局脚部，因为全局头部与全局脚部的组合是冗余的，且不提供实质的益处。同样，额外的头部/脚部可进一步增加电路的面积和成本。

另外，使用全局头部或脚部的常规系统可能是不合意的，因为全局头部/脚部如同串联电阻一样作用。因此，每次常规电路汲取电流时，电流穿过头部/脚部，其等效于串联电阻，从而降低电路的效率和性能。因此，不是具有直接供应到电路的Vdd/Vss，而是开启头部电路并对其进行充电，这可导致操作期间的总电力消耗增加，因为全局头部/脚部经缩放以供应由耦合到全局头部/脚部的许多电路元件汲取的大电流。

另外，使用全局头部或脚部的常规系统可具有由于开启将电路耦合到电源/与其去耦所需的大全局头部/脚部而引起的相当大的电压/电流尖锋。因此，一些常规系统使用不同的方式来开启全局头部/脚部以避免尖锋。举例来说，一些常规系统使用中间装置来开启头部/脚部以使电压斜坡上升，以避免Vdd和VVdd下的尖锋和噪声尖锋。这取决于电路配置可能花费数个周期，且进一步增加整个系统的复杂性。此常规方法也是不合意的，因为存在与此方法相关联的唤醒时间。

至少出于前述原因，常规的全局头部/脚部实施起来可能较为昂贵，且可能使性能显著降级。使用两个电源(即，一个电源用于高V_T装置，且另一电源用于低V_T装置)的其它常规系统是不实际的或不合意的，因为此些配置显著增加电路设计的成本，例如在面积、复杂性、具有多个电力网等方面。