[发明专利]用于非易失性存储器的第一层间电介质堆叠

说明书

技术领域

本发明一般涉及半导体器件领域。在一方面中，本发明涉及用于浮栅或其他半导体器件结构的层间电介质层的制造。 

背景技术

半导体器件典型地包括在衬底上形成的或者在衬底中形成的器件组件(诸如晶体管和电容器)，作为前段制程(FEOL)处理中的一部分。另外，将器件组件连接到外部世界的互连部件(诸如接触、金属线和通孔)被包括作为后段制程(BEOL)集成工艺的一部分，由此在互连部件中以及在互连部件之间形成一个或多个电介质层，用于将互连部件和器件组件电隔离。为了保护半导体器件不受移动离子和其他不期望的杂质的电荷损失/获取效应的影响，BEOL电介质层典型地包括形成所有或一部分第一层间电介质(ILD0)的磷硼正硅酸乙酯(BPTEOS)的层，其有时候也被称为金属前电介质(PMD)。例如，BPTEOS层提供吸除(gettering)功能以帮助保护非易失性存储器(NVM)不受能够影响NVM单元的数据保持性能的移动离子的影响。BPTEOS层还帮助控制半导体晶体管之间的场泄漏，诸如以晶体管阵列形成的那些半导体晶体管之间的场泄漏。 

该种半导体器件的示例是如图1中所示，其描述了半导体器件10，其中，器件组件(诸如，晶体管12、13)被形成在衬底11上或者被形成在衬底11中。在简化示意形式中示出的所描述的器件组件12、13可以表示任何种类的晶体管器件(诸如MOSFET、DRAM或NVM器件)，并且可以使用任何所期望的晶体管制造顺序来形成，所述晶体管制造顺序在衬底11上方形成栅电极和栅电介质层，并且使用在栅电极上的侧壁间隔层以在衬底11中形成源/漏区的至少一部分(未示出)。 利用现有的制造过程，通过在器件组件12、13上方沉积BPTEOS层14来形成吸除层。然而，当沉积不保形时，BPTEOS层14在器件组件12、13的项部形成得更迅速，并且夹断开口，由此在BPTEOS层14中形成空隙区域15。在ILD0层中的空隙的存在能够诱捕在随后处理步骤的过程中产生的移动离子，诸如来自在后续的抛光步骤中使用的化学机械抛光浆液材料和来自其他处理和/或清洗步骤的离子。在器件中移动离子的存在会减小器件的良品率并且降低性能，对于NVM器件而言更是如此。此外，后续的接触形成步骤可以在空隙中产生导电桁条(stringer)(例如，钨桁条)，由此使得两个或者更多个接触一起短路。 

除了引入移动离子之外，后续的抛光步骤还可以减小或消除由BPTEOS层14提供的保护功能。当BPTEOS层14是在ILD0堆叠中包括的膜堆叠的一部分，并且其被抛光以暴露下面半导体器件20的至少一部分时，这将在对ILD0层平坦化时发生，如图2中所示。特别地，当化学机械抛光(CMP)步骤被用于抛光BPTEOS层14时，在一些区域中，CMP抛光速率的变化(如在密集和隔离的区域之间)可以去除或减薄BPTEOS层14，由此，去除了在这些区域中的吸除保护功能。即使抛光仅去除BPTEOS层14的一部分之处，剩余的暴露的BPTEOS层也可以暴露到在BPTEOS层中能够被诱捕的空气中的杂质，由此减小了其吸除的效率。 

因此，需要用于制造无空隙的ILD0层的改善工艺。此外，存在对提供完全的吸除保护和能够有效、有效率且可靠地集成到诸如中段制程的制造工艺中的无空隙ILD0堆叠的需要。还有对提供抵抗移动离子的有效保护、提高器件良品率和/或减小桁条短路形成的ILD0堆叠形成工艺进行改善的需要。还存在对诸如上述的用于克服现有技术的问题的改善半导体工艺和器件的需要。参考附图和以下的详细说明，在回顾本申请的剩余部分之后，对于本领域的技术人员，传统工艺和技术的进一步限制和缺点将变得更加明显。 

附图说明

当结合以下附图，考虑以下的详细说明时，可以理解本发明以及其获得的各种目的、特征和优点，其中： 

图1是在其上形成具有空隙的单层BPTEOS层的半导体器件的部分横截面图； 

图2示出在BPTEOS层平坦化之后的图1的后续处理； 

图3是在其中在衬底上形成NVM器件组件的半导体器件的部分横截面图； 

图4示出在沉积蚀刻停止层之后的图3的后续处理； 

图5示出在沉积利用一个或者多个电介质膜层形成的空隙填充层之后的图4的后续处理； 

图6示出利用化学机械抛光步骤平坦化空隙填充层之后的图5的后续处理；