[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请声明要求基于第35部美国法典119(e)节下的标题为“Power MOS Transistor-功率MOS晶体管”、申请日为2007年1月9日、申请 号为No.60/879,434的美国临时申请的权益，将其披露的内容以引用方式 整体并入本文。

本申请与共同未决和通常指定的申请号为No.11/______，申请 日为2008年1月8日(代理人卷号为No.027049-000250US)的美国专利有 关，为一切目的在此将其披露的内容以引用方式并入本文。

如下四个常规美国申请(包括本申请)将一同提出申请，为了一切 目的在此将其他申请披露的内容以引用方式并入本文： 申请号为：，申请日为2008年1月8日，标题为“Semiconductor device-半导体器件”(代理人卷号为No.027049-000210US)； 申请号为：，申请日为2008年1月8日，标题为“Semiconductor device-半导体器件”(代理人卷号为No.027049-000220US)； 申请号为：，申请日为2008年1月8日，标题为“Semiconductor device-半导体器件”(代理人卷号为No.027049-000230US)；和 申请号为：，申请日为2008年1月8日，标题为“Method of manufacture for a semiconductor device-半导体器件的制造方法”(代理 人卷号为No.027049-000240US)。

技术领域

本发明一般涉及电子领域。本发明更具体地涉及功率MOS晶体管 器件及其制造方法。仅以实例说明，本发明已应用于合并漂移区内使电荷 平衡的固定电荷的功率MOS晶体管。本发明适用于横向MOSFET结构和 垂直MOSFET结构以及其他MOS结构。

背景技术

在很多电子应用中，功率MOSFET广泛用做开关器件。为了使导电 损耗和切换功率损失最小化，希望获得对于给定击穿电压具有低比导通电 阻和电容的功率MOSFET。比导通电阻(R_sp)定义为导通电阻的面积乘积 (R_0n＊A)。超级结(SJ)结构通过交替地平行排列较高掺杂n型和p型电荷平 衡层或柱状体获得低比导通电阻。因此，对SJ结构而言，希望在给定单 元面积包覆多个柱状体或单元以降低R_sp。

在SJ结构中，n型和p型柱状体的最小宽度限制了单元节距的减小 以及器件的缩放比例。此外，还存在几个与制造该结构有关的缺点，包括 需要结合连续注入和扩散步骤生长多重外延层。诸如形成沟槽后填充外延 沟槽或提供浮岛等的选择性方法同样具有类似缺点。因此，本领域需要功 率MOS晶体管具有能够缩放至较细的单元节距的低R_sp和低电容特性。此 外，还期望降低制造复杂程度。

发明内容

依据本发明的实施方式，提供大致涉及电子领域的技术。更具体地， 本发明涉及功率MOS晶体管器件及其制造方法。仅以实例说明，本发明 已应用于功率MOS晶体管，该晶体管合并漂移区内使电荷平衡的固定电 荷。在特定的实施方式中，所述固定电荷存在于一个或多个介电层中。本 发明适用于横向MOSFET结构和垂直MOSFET结构以及其他MOS结构。

依据本发明的实施方式，半导体器件包括具有第一导电类型的半导 体层和形成于具有第一导电类型的半导体层上的具有第二导电类型的半 导体层。该具有第二导电类型的半导体层具有第一厚度特征。半导体器件 还包括延伸第一预定距离进入具有第二导电类型的半导体层的体层和延 伸第二预定距离进入具有第二导电类型的半导体层的一对沟槽。每一个所 述沟槽对实质包括设置在其中的介电材料，并且存在于具有第二导电类型 的半导体层中的掺杂浓度和该沟槽对之间的距离限定半导体器件的电特 性。半导体器件还包括耦联至具有第二导电类型的半导体层的控制栅极和 耦联至具有第二导电类型的半导体层的源极区。