[发明专利]使用双图案形成的半导体装置的制造方法及掩模

说明书

技术领域

[0001]

本发明涉及半导体装置的制造方法及掩模，尤其涉及具有微细的半导体电路图案的半导体装置的制造方法以及用于制造的掩模。

背景技术

[0002]

作为32nm节点的光刻工艺的强大补充，提出了双图案形成。所谓双图案形成，是在多个掩模上分配布图图案并进行多次曝光及蚀刻等，从而得到设计布图图案的工艺。2个布图图案间的距离小时，如果将该2个布图图案形成在同一个掩模上，则在晶圆上不能分离并形成该2个布图图案。为了避免这样的问题，使用双图案形成。

[0003]

布图图案的分配处理例如按以下所述进行。即，根据作为处理对象的布图图案及需分配部位的抽出条件(布图图案尺寸、布图图案间隔等)，抽出需分配部位。根据所得到的抽出信息(坐标、区域等)，将分配的布图图案进行标示，将被标示后的布图图案分配到不同的布图图案组。被分配的布图图案被OPC(Optical Proximity Correction：光邻近效应修正)处理，即预先估计伴随于光邻近效应的变形而作的修正处理，然后作为掩模而描画(例如，参照国际公开第2006/118098号小册子)。

[0004]

传统的对多个掩模的布图图案分配的目的在于，抽出在按照设计布图图案进行加工会产生制造上的问题的部位，并将那样的布图图案分配到多个掩模上。在传统技术中，在消除制造上致命的布图图案这一点上是良好的，但由于分配本来不应分配的布图图案，存在着使成品率下降的情况。另外，没有顾及按照分配的方法使分配后的各工序的成品率提高。

发明内容

[0005]

本发明是鉴于上述问题而作的发明，其目的之一是提供这样的半导体装置的制造方法及用于该制造的掩模，其中通过分配布图图案来避免成品率下降的因素。

[0006]

另外，本发明的另一目的是提供这样的半导体装置的制造方法及用于该制造的掩模，其中利用由将布图图案分配到多个掩模上产生的自由度来提高成品率。

[0007]

本发明的实施例的半导体装置的制造方法是使用了双图案形成的半导体装置的制造方法，设有准备在双图案形成中使用的多个掩模的步骤。另外，设有使用上述多个掩模来进行双图案形成的步骤。准备多个掩模的步骤包含：根据使用多个掩模的每一个的曝光步骤的特性，并考虑布图图案的尺寸，将布图图案组分配到多个掩模上的步骤。

[0008]

依据该实施例，可以分配布图图案组，使其构成在曝光步骤中更容易制造的布图图案，并排除制造困难的布图图案。因而，半导体装置的制造变得容易，可以提高成品率。

根据如下参照附图描述的本发明的下述详细说明，本发明的上述的及其它的目的、特性、形态和优点将变得更清晰。

附图说明

图1是表示在本发明实施例中通用的LSI制造流程的概要的流程图。

图2是表示图1所示的晶圆工序内的流程的一部分的流程图。

图3是表示本发明实施例中通用的布图图案的分割/分配处理系统的结构的示意图。

图4是表示本发明实施例中通用的分割/分配处理流程的流程图。

图5是表示实施例1的设计布图图案组的示意图。

图6A及图6B是表示实施例1的被分配布图图案组的一例的示意图。

图7A及图7B是表示实施例1的被分配的布图图案组的另一例的示意图。

图8是表示布图图案的节距和焦点深度的关系的曲线图。

图9A至图9C是表示实施例2的布图图案的分割/分配的示意图。

图10A至图10D是说明传统的辅助图案的示意图。

图11是表示形成实施例3的辅助图案的掩模的示例的示意图。

图12是表示一例面积率调整用的假图案的示意图。

图13是表示使用更大尺寸的辅助图案的示例的示意图。

图14是表示形成有图13所示的布图图案的掩模的示意图。

图15A及图15B是表示实施例5的布图图案组的示意图。

图16是表示其中被加上分配到与制造精度要求较高的布图图案同一掩模上的辅助图案的示例的示意图。

图17A及图17B是表示实施例7的布图图案组的示意图。

图18是表示在布图图案上形成孔图案时的分割的示例的示意图。

图19是表示实施例9的设计布图图案的示意图。

图20A及图20B是表示不分配相邻布图图案的方法的示意图。

图21A及图21B是表示不分配不相邻布图图案的方法的示意图。