[发明专利]数字锁相环和消除毛刺的方法

说明书

技术领域

本发明涉及电子技术领域，特别涉及一种数字锁相环和消除毛刺的方法。

背景技术

目前的许多芯片中，各种信号之间的信息交互往往需要两者之间保持一定的相位延迟关 系。比如时钟信号和数据信号，如果需要时钟能够稳定地采样数据，时钟的上升沿就必须至 少比数据晚一个setup time(寄存器建立时间)。受工艺、电压和温度(PVT)的影响，信号 间的延迟要求会发生变化，而且用来实现这个延迟要求的电路的延迟也会发生变化。比如构 成数字电路的最基本单元——与非门，其驱动会因为温度变低或者电压变高而变高，因此它 的延迟也就会变小。如果不对PVT的影响进行补偿，就无法保证信号间的延迟关系。解决这 些问题的一个有效途径就是DPLL(Digital Phase Locking Loop，数字锁相环)，它被用在各种 电路系统中，用以实现能够动态补偿PVT影响的延迟，特别是高速电路，比如DDR(Double Data Rate，双倍速率动态随机存储器)和时钟产生模块。

现有的DPLL通常用于DDR中DQS(Data Strobe，随路时钟)的延迟，其延迟功能通常 由延迟单元来实现。延迟单元的结构有多种形式，其中一种由BUF(Buffer，缓冲器)和MUX (复用器)组成。参见图1，给出了三个延迟单元，n-1、n和n+1，其选择信号分别为S_n-1、 S_n和S_n+1，延迟单元的选择信号采用one-hot(独热)机制，也就是同时只有一个MUX的选 择端S置为‘1’，而其余的MUX的选择端均置为‘0’。DPLL进行延迟时，通过将相应的延 迟单元的选择端置为‘1’来确定使用的延迟单元的个数，如某一时刻将延迟单元n的选择端 S_n置为‘1’，则选择了n个延迟单元来进行延迟，时钟输入信号clk_in经过n个延迟单元(其 中经过n个BUF)，然后得到延迟后的时钟信号clk_out。当由于PVT的影响，需要调整延迟 单元的个数时，则将调整后对应的延迟单元的选择端置为‘1’，如将延迟单元的个数调整为 n+1个时，则将延迟单元n+1的选择端S_n+1置为‘1’。通过改变延迟单元的个数，可以达到 改变延迟时间的目的，如一个延迟单位可以延迟100ps，则采用20个延迟单位可以延迟2ns。 另一种由BUF和MUX组成的延迟结构如图2所示，一个MUX上接有很多个BUF，MUX 的选择信号为msel，msel从0开始取值，当msel为0时，时钟输入信号clk_in不经过任何 BUF直接输出为clk_out；当msel为1时，时钟输入信号clk_in经过一个BUF后输出为clk_out； 依此类推，当msel为n时，时钟输入信号clk_in经过n个BUF后输出为clk_out，msel的数 值代表BUF的个数。通过改变msel的值，相应地改变时钟输入信号clk_in经过的BUF的个 数，可以达到改变延迟时间的目的，如一个BUF延迟5ns，那么经过20个BUF可以将clk_in 延迟100ns。

另外，还有一种延迟单元由门电路组成，由于或非门、与门、或门的延迟相对于非门和 与非门的延迟比较大，因此通常采用与非门电路组成延迟单元。例如，参见图3，给出了m 个延迟单元，S₀、...、S_n、S_n+1、...、S_m(m>n)，其选择信号分别为MSEL₀、...、MSEL_n、 MSEL_n+1、...、MSEL_m，延迟单元采用one-hot机制。当将延迟单元S_n的选择信号MSEL_n置 ‘1’时，时钟输入信号clk_in经过n个延迟单元(3n个与非门)后，得到延迟后的时钟信 号clk_out。如果需要将延迟单元的个数调整为n+1，则将延迟单元S_n+1的选择信号MSEL_n+1置为‘1’。延迟单元的个数不同，延迟的时间也不同，如果一个与非门可以延迟5ns，则一个 延迟单元可以延迟15ns，10个延迟单元可以延迟150ns等等。

在实现本发明的过程中，发明人发现现有技术至少具有以下缺点：