[发明专利]用于提高可靠性的半导体器件封装无效
| 申请号: | 200810210299.8 | 申请日: | 2004-07-12 |
| 公开(公告)号: | CN101345238A | 公开(公告)日: | 2009-01-14 |
| 发明(设计)人: | 珍妮特·帕特森 | 申请(专利权)人: | 麦斯韦尔技术股份有限公司 |
| 主分类号: | H01L25/00 | 分类号: | H01L25/00;H01L25/10;H01L23/552;H01L21/50 |
| 代理公司: | 北京集佳知识产权代理有限公司 | 代理人: | 蔡胜有;王春伟 |
| 地址: | 美国加利*** | 国省代码: | 美国;US |
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| 摘要: | |||
| 搜索关键词: | 用于 提高 可靠性 半导体器件 封装 | ||
1.辐射屏蔽集成电路器件,包括:第一封装层、第二封装层和辐射屏蔽盖;
所述第一封装层包括:
第一电路封装;
与所述第一电路封装结合的第一辐射屏蔽基底;和
与所述第一辐射屏蔽基底结合的第一电路芯片;
所述辐射屏蔽盖与所述第一电路封装结合;
所述第二封装层包括:
第二电路封装;
与所述第二电路封装结合的第二辐射屏蔽基底;和
与所述第二辐射屏蔽基底结合的第二电路芯片;
其中每个电路芯片被屏蔽免于接收超出所述电路芯片总耐受剂量的辐射量;以及
其中,所述第一封装层的底部用作所述第二封装层的顶部。
2.权利要求1的辐射屏蔽集成电路器件,还包括:
与所述第一辐射屏蔽基底结合的第一衬底;
与所述第二辐射屏蔽基底结合的第二衬底;和
与所述第一、第二衬底分别结合的多个所述第一、第二电路芯片。
3.权利要求2的辐射屏蔽集成电路器件,还包括在所述衬底中、将多个所述第一、第二电路芯片分别结合到所述第一、第二辐射屏蔽基底的多个热通道。
4.权利要求2的辐射屏蔽集成电路器件,还包括在多个所述第一和第二封装层之间、将多个所述第一和第二辐射屏蔽基底的第一个结合到多个所述第一和第二辐射屏蔽基底的第二个的热连接。
5.权利要求2的辐射屏蔽集成电路器件,其中多个所述第一和第二辐射屏蔽基底的第一个用作所述辐射屏蔽集成电路器件的散热器。
6.权利要求1的辐射屏蔽集成电路器件,其中多个所述第一和第二封装层利用焊球和丝网印刷焊剂中的一种连接。
7.权利要求1的辐射屏蔽集成电路器件,其中所述辐射屏蔽盖是高Z材料。
8.权利要求1的辐射屏蔽集成电路器件,其中所述辐射屏蔽基底是高Z材料。
9.权利要求1的辐射屏蔽集成电路器件,其中所述辐射屏蔽基底用作散热器。
10.权利要求1的辐射屏蔽集成电路器件,其中所述辐射屏蔽盖包含高Z材料和低Z材料。
11.权利要求1的辐射屏蔽集成电路器件,其中所述辐射屏蔽基底包含高Z材料和低Z材料。
12.辐射屏蔽集成电路器件,包括:第一封装层、第二封装层和辐射屏蔽基底;
所述第一封装层包括:
第一电路封装;
与所述第一电路封装结合的第一辐射屏蔽盖;和
与所述第一电路封装结合的第一电路芯片;
所述第二封装层包括:
第二电路封装;
与所述第二电路封装结合的第二辐射屏蔽盖;和
与所述第二电路封装结合的第二电路芯片;
所述辐射屏蔽基底与所述第二封装层的底部结合;
其中每个电路芯片被屏蔽免于接收超出所述电路芯片的总耐受剂量的辐射量;
其中所述第二封装层的第二辐射屏蔽盖用作第一封装层的底部。
13.权利要求12的辐射屏蔽集成电路器件,还包括:
与所述第一电路封装结合的第一衬底;
与所述第二电路封装结合的第二衬底;和
与所述第一、第二衬底分别结合的多个所述第一、第二电路芯片。
14.权利要求13的辐射屏蔽集成电路器件,还包括将所述第一、第二衬底分别连接到所述第一、第二电路封装的多个焊球。
15.权利要求12的辐射屏蔽集成电路器件,其中用焊球连接多个所述第一和第二封装层。
16.权利要求12的辐射屏蔽集成电路器件,其中所述辐射屏蔽盖是高Z材料。
17.权利要求12的辐射屏蔽集成电路器件,其中所述辐射屏蔽基底是高Z材料。
18.权利要求12的辐射屏蔽集成电路器件,其中所述辐射屏蔽基底用作散热器。
19.权利要求12的辐射屏蔽集成电路器件,其中多个所述第一和第二封装层是密封的。
20.权利要求12的辐射屏蔽集成电路器件,其中所述辐射屏蔽盖包含高Z材料和低Z材料。
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