[发明专利]包括第一沟道和第二沟道的集成电路

说明书

技术领域

本发明涉及包括第一沟道和第二沟道的集成电路。

背景技术

一般，电子系统包括多个集成电路芯片，该多个集成电路芯片加工数据并相互通信用于执行系统应用。这些集成电路芯片包括器件，例如n沟道金属氧化物半导体(NMOS)晶体管和p沟道金属氧化物半导体(PMOS)晶体管。通常，在互补型金属氧化物半导体(CMOS)结构中，集成电路芯片包括NMOS和PMOS晶体管。半导体制造业不断增加器件密度和速度，用于满足系统应用的需要。

半导体制造者使用应力设计(stress engineering)来增强器件性能。应力被引入到器件的沟道中，用于增强穿过沟道的空穴或者电子的迁移率并由此增强电导率。应力影响硅中的带隙和载流子迁移率，并且施加适当的应力到沟道能够显著提高器件在Ion/Ioff比值方面的性能。应力设计技术已经被应用到深亚微米工艺技术中，例如90nm工艺和65nm工艺。

PMOS和NMOS器件对不同类型的应力响应不同。PMOS器件的性能通过施加压应力到沟道而增强，并且NMOS器件的性能通过施加张应力到沟道而增强。另外，应力可以在局部产生，它允许PMOS和NMOS器件被独立增强。

一般，PMOS和NMOS器件通过增加沟道宽度来按比例缩放。然而，应力设计引入了宽度与器件性能的依赖关系，以至于在宽度增加时由于应力作用而使得单位宽度电流的最大值降低。

由于这些和其它的原因而需要本发明。

发明内容

根据本发明的实施例，提供一种集成电路，包括：第一应力设计区，其被配置成在具有第一宽度的第一沟道中提供增强的迁移率；以及第二应力设计区，其被配置成在具有第二宽度的第二沟道中提供增强的迁移率，其中第一沟道和第二沟道提供比单电流大的组合电流，所述单电流是由具有基本上等于第一宽度和第二宽度的总和的单宽度的单沟道提供的。

根据本发明的实施例，提供一种集成电路，包括：具有第一宽度并被配置成提供第一电流的第一沟道；以及具有第二宽度并被配置成提供第二电流的第二沟道，其中第一沟道和第二沟道由至多为45纳米的工艺来提供，并且第一电流和第二电流被相加以提供总电流，该总电流与第一宽度和第二宽度的总和成正比。

根据本发明的实施例，提供一种集成电路的按比例调整方法，包括：通过应力设计在具有第一宽度的第一沟道中增强迁移率；通过应力设计在具有第二宽度的第二沟道中增强迁移率；以及将来自第一沟道和第二沟道的电流组合以提供组合电流，该组合电流比通过单沟道所提供的单电流大，所述单沟道具有基本上等于第一宽度和第二宽度的总和的单宽度。

根据本发明的实施例，提供一种集成电路的按比例调整方法，包括：通过至多为45纳米的工艺来提供第一沟道和第二沟道；通过具有第一宽度的第一沟道传导第一电流；通过具有第二宽度的第二沟道传导第二电流；以及将第一电流和第二电流相加以提供总电流，该总电流与第一宽度和第二宽度的总和成正比。

附图说明

附图被包括用以提供对本发明的进一步的理解并且被并入和构成该说明书的一部分。这些图示出本发明的实施例并且与描述一起用来解释本发明的原理。将容易领会本发明的其它实施例和本发明的多个预期的优点，同时参考以下详细描述它们将变得更好理解。这些图的元件不一定相对于彼此按比例绘制。相似的参考数字表示相应的相似部分。

图1是示出了根据本发明的集成电路的一个实施例的图。

图2是示出了金属氧化物半导体场效应晶体管(MOSFET)的一个实施例的图。

图3是示出了MOSFET的一个实施例的截面图。

图4是示出了按比例调整为比图2的MOSFET更大的晶体管的MOSFET的一个实施例的图。

图5是示出了包括第一有源区和第二有源区的MOSFET的一个实施例的图。

图6是示出了包括第一有源区和第二有源区的MOSFET的另一个实施例的图。

具体实施方式

在下面的详细描述中，参考附图，这些附图构成了说明书的一部分，在这些图中借助图示示出了可以实施本发明的特定实施例。在这方面，方向性的术语，例如：“顶部”、“底部”、“前”、“后”、“超前”、“拖尾”等等，是参考所描述的图的方向来使用的。由于本发明的实施例的部件可被定位在许多不同的方向上，因此方向性的术语仅用于说明的目的，并且决不是用于限制。应当理解也可以利用其它实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。因此，下面的详细描述不是在限制的意义上进行的，并且本发明的范围将由所附权利要求来限定。