[发明专利]半导体器件

说明书

技术领域

本发明涉及包括金属氧化物半导体(MOS)晶体管的半导体器件。特别地， 本发明涉及包括作为静电放电(下文称为ESD)保护元件的由浅沟槽结构隔离 的n型MOS(NMOS)晶体管。

背景技术

在包括MOS晶体管的半导体器件中，一不导通晶体管被用作ESD保护元 件用于防止由于由用于外部连接的焊盘的静电而导致的内部电路的击穿，该不 导通晶体管是其栅极电位被固定在地(Vss)的处于不导通状态的NMOS晶体 管。

由于不像形成例如逻辑电路的内部电路的普通MOS晶体管，所述不导通 晶体管必须立即流过由静电产生的大量的电流，所以在很多情况下对于所述晶 体管需要大约几百微米的大的宽度(宽度W)。

虽然所述不导通晶体管的栅极电位被固定在Vss以保持所述不导通晶体管 处于不导通的状态，但是如在构成所述内部电路的NMOS晶体管中域值电压小 于1V，某种程度上允许亚域值电流的产生。如上所述该不导通晶体管的宽度W 大，并因此在工作中处于待机的关断漏泄电流变得更大，其导致了在带有所述 不导通晶体管的整个集成电路(IC)的工作期间处于待机时电流损耗增加的问 题。

特别是，在使用浅沟槽作为器件隔离的半导体器件的情况下，存在一个问 题，邻近所述浅沟槽的区域包括例如由结构本身或其制造方法产生的易于产生 漏泄电流的晶体缺陷层等的区域，因此难于减小所述不导通晶体管的关断漏泄 电流。

作为减少所述保护元件的漏泄电流的方法，提出了在电源线(Vdd)和地 (Vss)之间提供多个晶体管以便完全地切断其间的电流通路(例如，参见 JP2002-231886A的图1)。

然而，当使得所述宽度W变小以减小所述不导通晶体管的关断漏泄电流 时，保护功能不能被充分地实现。除此之外，在如JP2002-231886A提出的提供 有多个晶体管以切断在电源线(Vdd)和地(Vss)之间的电流通路的半导体器 件中，由于半导体器件包括多个晶体管，其占据的面积增加，导致了半导体器 件成本的增加。

发明内容

为了解决上述问题，根据本发明的半导体器件如下构造。

在包括由用于器件隔离的浅沟槽环绕的用于静电放电保护的n型金属氧化 物半导体晶体管的半导体器件中，用于静电放电保护的n型金属氧化物半导体 晶体管形成在外部连接端子和内部电路区之间，以保护形成在内部电路区中的 内部元件免于静电放电击穿，所述用于静电放电保护的n型金属氧化物半导体 晶体管包括n型区，所述n型区以通过和所述漏极区相接触的p型区与所述漏 极区分离的方式，布置在用于静电放电保护的n型金属氧化物半导体晶体管与 栅电极相对的漏极区一侧上，并且从所述外部连接端子接收信号。

进一步，和所述用于ESD保护的NMOS晶体管的漏极区接触的p型区形 成为具有一宽度，当等于或高于所述半导体器件的电源电压的电压施加在从外 部连接端子接收信号的n型区时，其允许从所述外部连接端子接收信号的所述n 型区通过穿通与用于ESD保护的NMOS晶体管的所述漏极区导通。

进一步，所述从外部连接端子接收信号的n型区以经过所述p型区由用于 ESD保护的NMOS晶体管的漏极区包围的形状形成。

通过上述方法，可以获得一半导体器件，其包括用于ESD保护的NMOS 晶体管，该NMOS晶体管提供有充分的ESD保护功能同时通过阻止所述漏泄 电流特征到所述浅沟槽隔离的产生或通过避免产生漏泄电流的区域来保持所述 关断漏泄电流小，而不增加制造步骤或其占据的面积。

附图说明

在附图中：

图1为示出了根据本发明第一实施例的半导体器件的用于ESD保护的 NMOS晶体管的示意平面图；以及

图2为示出了根据本发明第二实施例的半导体器件的用于ESD保护的 NMOS晶体管的示意平面图。

具体实施方式

(第一实施例)

图1为示出了根据本发明第一实施例的半导体器件的用于ESD保护的 NMOS晶体管的示意平面图。