[发明专利]半导体集成电路、反相电路、缓冲电路及位准移位器电路

说明书

技术领域

本发明关于一种半导体集成电路，特别是关于用于液晶显示器的周边驱 动电路的半导体集成电路，具体来说是关于一种半导体集成电路、反相电路、 缓冲电路及位准移位器电路。

背景技术

为了谋求液晶显示器(Liquid Crystal Display：以下称LCD)的小型化及 低成本化，而对位于LCD基板上的周边驱动电路进行集成化的技术的开发。

于该周边驱动电路包括垂直驱动电路及水平驱动电路。垂直驱动电路会 扫描形成于主动矩阵阵列中薄膜晶体管(Thin Film Transistor：以下称TFT) 的栅极，且水平驱动电路会将视频信号供给至数据总线。多晶硅薄膜晶体管 (以下称p-SiTFT)通常集成地形成这些周边驱动电路。

LCD的周边驱动电路中，通常要求逻辑电压可输出5V或超过3.3V的高 电压。如LCD的垂直驱动电路要求能输出20～40V的输出电压。因而，在 LCD的周边驱动电路中，开发高耐压电路成为一个重大课题。

为了谋求电路的高耐压化，可以考虑直接使晶体管的源极、漏极的施加 电压的耐压度提高，或是考虑能使晶体管的源极、漏极之间电压降低结构。

先前，熟知有通过串联地连接晶体管，以减低施加于各晶体管的电压的 技术。如专利文献1(日本特开平10-223905号公报)中揭示有：将施加于TFT 的电压均等地分压，以消除电路耐压的变动的高耐压的半导体集成电路。

如上述，在数个晶体管串联地连接的电路中，关闭晶体管时，数个晶体 管的连接点成为浮动状态。此时，当晶体管导通状态时，理论上会根据连接 点的电位决定分压比的值。但是，受到晶体管特性的个体差异及因电路的寄 生电容造成的馈通效应的影响等，晶体管关闭时的连接点的电位与分压比的 值有所差异。以往连接点的浮动的电位并未受到注意，且连接点的浮动的电 位与栅极电位间的电位差可能接近晶体管的临限值电压。

再者，MOS晶体管中，在栅极及源极间施加比晶体管的临限值电压稍低 的电压时，会在漏极附近产生高电场。现今已经知道该状态长时间(数秒钟) 持续时，晶体管的特性会恶化。

因此，在串联地连接数个晶体管的电路中，于晶体管的关闭状态的期间， 有可能会使晶体管的特性恶化。

发明内容

因此，有鉴于上述背景，本发明的目的为提供一种能够在串联数个晶体 管的电路中保持晶体管的特性的半导体集成电路。

本发明的半导体集成电路包含：一第一晶体管；一第二晶体管，其串联 地连接于前述第一晶体管；及一电压施加电路，其于前述第一晶体管及前述 第二晶体管均关闭的期间中在前述第一晶体管与前述第二晶体管的一连接点 上施加一特定的电压。

如此，通过固定于第一晶体管与第二晶体管的关闭期间的连接点的电位， 可防止因在晶体管上长时间施加临限值电压而产生的晶体管的特性恶化的问 题。

本发明的半导体集成电路中，前述电压施加电路亦可施加一电压，而使 前述第一晶体管及前述第二晶体管不导通。

于晶体管的关闭期间施加于连接点的电压，只须为第一晶体管及第二晶 体管不导通的电压即可。通过本发明的结构，可设定适切大小的电压值。

本发明的半导体集成电路中，前述电压施加电路亦包含一第三晶体管， 前述第三晶体管的源极或漏极连接于前述连接点时，前述第三晶体管的另一 的源极或漏极连接于前述第一晶体管的栅极。

通过该结构，可在晶体管的关闭期间，以形成与第一晶体管的栅极相同 电位的方式来控制连接点的电位。

本发明的半导体集成电路，亦可通过前述第三晶体管的栅极连接于前述 半导体集成电路的一输入信号线。

通过该结构，可利用半导体集成电路的输入信号，来控制第三晶体管。

本发明的半导体集成电路，亦可通过前述第三晶体管的栅极连接于前述 半导体集成电路的一输出信号线。

通过该结构，可利用半导体集成电路的输出信号，来控制第三晶体管。

本发明的半导体集成电路中，前述第一晶体管及前述第二晶体管亦可是 非晶硅晶体管或多晶硅晶体管。

前述非晶硅或多晶硅作为材料的晶体管，由于因临限值电压造成特性恶 化，因此适合采用本发明的结构。

本发明的反相电路包含前述半导体集成电路，并将前述第一晶体管与前 述第二晶体管连接于一电源电压之间。