[发明专利]半导体集成电路、反相电路、缓冲电路及位准移位器电路

权利要求书

1.一种半导体集成电路，其特征在于，所述的半导体集成电路包含：

一第一晶体管；

一第二晶体管，其串联地连接于前述第一晶体管；及

一电压施加电路，其于前述第一晶体管及前述第二晶体管均关闭的期间 中在前述第一晶体管与前述第二晶体管的一连接点上施加一特定的电压；

前述电压施加电路包括一第三晶体管，前述第三晶体管的源极或漏极连 接于前述连接点时，前述第三晶体管的另一的源极或漏极连接于前述第一晶 体管的栅极；

于前述电压施加电路施加一电压，而使前述第一晶体管及前述第二晶体 管不导通。

2.如权利要求1所述的半导体集成电路，其特征在于，前述第三晶体管 的栅极连接于前述半导体集成电路的一输出信号线。

3.一种半导体集成电路，其特征在于，所述的半导体集成电路包含：

一第一电路元件；

一第二电路元件，其连接于前述第一电路元件；及

一电压施加电路，其于前述第一电路元件及前述第二电路元件均不导通 的期间，在前述第一电路元件与前述第二电路元件的一连接点上施加一特定 的电压；

前述电压施加电路包括一第三晶体管，前述第三晶体管的源极或漏极连 接于前述连接点时，前述第三晶体管的另一的源极或漏极连接于前述第一电 路元件的栅极；

于前述电压施加电路施加一电压，而使前述第一电路元件及前述第二电 路元件不导通。

4.一种反相电路，其特征在于，所述的反相电路包含：

一第一P型MOS晶体管、一第二P型MOS晶体管、一第一N型MOS 晶体管及一第二N型MOS晶体管，其自高电位向低电位串联地连接；

一输入信号线，其与前述各MOS晶体管的栅极连接；

一输出信号线，其连接于前述第二P型MOS晶体管与前述第一N型 MOS晶体管的连接点；

一第三P型MOS晶体管，其连接于前述第一P型MOS晶体管与前述第 二P型MOS晶体管的连接点；及

一第三N型MOS晶体管，其连接于前述第一N型MOS晶体管与前述 第二N型MOS晶体管的连接点；

其中，前述第三P型MOS晶体管的源极连接于前述输入信号线，其漏 极连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管之间，其栅 极连接于前述输出信号线，且前述第三N型MOS晶体管的源极连接于前述 输入信号线，其漏极连接于前述第一N型MOS晶体管与前述第二N型MOS 晶体管之间，其栅极连接于前述输出信号线。

5.一种缓冲电路，其特征在于，所述的缓冲电路包含：

一第一P型MOS晶体管、一第二P型MOS晶体管、一第一N型MOS 晶体管及一第二N型MOS晶体管，其自高电位向低电位串联地连接；

一第一输入信号线，其连接于前述第一P型MOS晶体管的栅极；

一第二输入信号线，其同时连接于前述第二P型MOS晶体管的栅极及 前述第一N型MOS晶体管的栅极；

一第三输入信号线，其连接于前述第二N型MOS晶体管的栅极；

一第三N型MOS晶体管，其连接于前述第一P型MOS晶体管与前述 第二P型MOS晶体管的连接点；及

一第三P型MOS晶体管，其连接于前述第一N型MOS晶体管与前述 第二N型MOS晶体管的连接点；

其中，前述第三N型MOS晶体管的源极连接于前述第二输入信号线， 其漏极连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管之间， 其栅极连接于前述第一输入信号线，且前述第三P型MOS晶体管的源极连 接于前述第二输入信号线，其漏极连接于前述第一N型MOS晶体管与前述 第二N型MOS晶体管之间，其栅极连接于前述第三输入信号线。