[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及到一种具有沟槽栅极构造的半导体装置及其制造方法。

本发明请求基于2007年6月7日在日本提出的No.2007-151597号的优先权，因而其内容包含在本发明中。

背景技术

半导体装置一般是在半导体基板表面上形成n型扩散层、栅极绝缘膜、栅电极的构造，但随着ULSI(Ultra Large Scale Integration，超大规模集成电路)器件的微型化，短沟道(channel)效果的问题变得明显。

短沟道效果是指，随着栅极长度变短，源电极和漏电极接近时，由于硅是传导性较强的半导体，因此即使关闭栅极，在源极和漏极之间也产生泄漏电流的现象(穿通/punch through)。

作为避免这种短沟道效果问题的手段，沟槽栅极技术引起人们的关注。沟槽栅极技术是指，下挖栅极布线下的Si基板，形成沟槽(trench)，将栅极嵌入到该沟槽中，从而即使在相同的栅极占有面积下也可延长沟道长度。

这种现有的具有沟槽嵌入型的栅电极的半导体装置的截面构造如图16所示。

半导体装置101中，在一对沟槽型元件分离部102之间形成晶体管构造T。具体而言，在具有p型阱层103a和沟道掺杂层103b的半导体基板103的表面，形成作为源极区域或漏极区域的n型扩散层104。并且，在半导体基板103及n型扩散层104中形成沟槽105，通过该沟槽105隔开n型扩散层104的源极区域和漏极区域。进一步，在含有沟槽105的内面的n型扩散层104和元件分离部102上，形成栅极绝缘膜106。并且，在沟槽105中嵌入栅电极107。栅电极107经由栅极绝缘膜106嵌入到沟槽105。这样一来，在n型扩散层104的源极区域和漏极区域之间，经由栅极绝缘膜106形成栅电极107。并且，源极区域、漏极区域上分别形成电极108、109。进一步，栅极绝缘膜106上形成硅氧化膜110，电极108、109及栅电极107配置得嵌入到该硅氧化膜110中。

因此，利用沟槽栅极技术，通过具有沟槽嵌入型的栅电极的半导体装置101，成为栅电极107嵌入到沟槽105的构造，从而可通过沟槽的深度控制实际的沟道长度，和现有的刨平型的半导体装置相比，可获得较高的阈值电压Vth。

但是，在现有的沟槽栅极技术中，在形成沟槽105的工序中，如图17所示，用等离子蚀刻对沟槽205加工时，对于图17(a)所示的平面视图形状的长椭圆型的活性区域K，在形成沟槽205时，如图17(c)所示，在元件分离部102旁边容易形成Si飞边103c，存在该Si飞边103c作为寄生沟道作用的问题。

作为缓和这种Si飞边103c的方法，已知化学蚀刻、氢退火处理。

例如，专利文献1(日本专利特开2001-351895号公报)中记载了以下方法：通过利用氟酸和硝酸的混合液进行湿式处理及短时间热处理的化学蚀刻，改善沟槽的形状。

并且，专利文献2(日本专利特开2003-229479号公报)、专利文献3(日本专利特开2004-140039号公报)及专利文献4(日本专利特开2005-142265号公报)中记载了通过氢退火处理使沟道内壁平坦化的方法。

但是，在干式蚀刻后的沟槽中，进行各向同性的化学蚀刻以缓和Si飞边时，如图18(b)及图18(c)所示，沟槽205的底部205b变为圆形，因此无法完全排除其影响。并且，这种情况下，因侧面蚀刻过多，图18(a)的A1-A1’线方向截面的沟槽形状恶化。之后，如图19所示去除掩模后形成沟槽205，但沟槽205的截面形状大致为圆形，深度方向的中央部以圆形下凹，因此沟槽的上部205a变为向内侧尖锐突起的形状。并且，在这种状态下制造的晶体管如图20所示，经由栅极绝缘膜206将栅电极207嵌入到沟槽205，以构成晶体管201，因此在沟槽上部205a中电场易集中，并且尺寸变动的风险变大。

并且，如果进行氢烘烤(在氢气氛围中进行900℃左右的加热)，如图18(d)所示，以沟槽底部305b为平坦部，可基本完全去除Si飞边，但A1-A1’线方向的截面形状同样变为接近圆形，去除掩模并同样制造出晶体管后，在沟槽上部电场易集中，并且尺寸变动的风险变大。

发明内容

本发明鉴于以上问题，其目的在于提供一种可将加工沟槽栅极晶体管的沟槽时产生的飞边有效去除的同时使沟槽的形状最佳化、并不会产生寄生沟道、泄漏电流的半导体装置及其制造方法。

为了实现上述目的，本发明采用以下构造。