[发明专利]降低应力的介电层结构及其制造方法

说明书

技术领域

本发明有关一种降低应力的介电层结构及其制造方法，目的在降低第一介质层于熟化后产生的收缩应力，以防止晶圆薄化及切割后产生晶粒弯曲现象的介电层结构及其制造方法。

背景技术

在半导体产业中，集成电路的生产，主要分为三个阶段：硅晶粒的制造、集成电路的制作、以及集成电路的封装(package)等。集成电路的封装就是完成集成电路成品的最后步骤。封装的目的在于提供晶粒与印刷电路板(printed circuit board，PCB)或是与其它组件之间的电性连接的媒介，以及提供保护晶粒的功用。

在完成半导体制程以后，经由晶圆切割形成晶粒，一般在晶粒上会有焊垫(bonding pad)，用以作为提供晶粒检测的测试点，并作为晶粒与其它组件间连接的端点。

而如图1所示即为一般集成电路组件焊垫的结构示意图，该集成电路组件11上设有焊垫12以及一护层13，该护层13覆盖于集成电路组件11表面并暴露该焊垫12，而有时为了构装制程需要，会在集成电路组件11上形成与该焊垫12连接的重配置焊垫14，如图2A、B、C所示，以改变焊垫位置。

该重配置焊垫14的成型方式依序如下：先于集成电路组件11表面覆盖介质材料层15′，并藉由光罩进行曝光、显影制程，如图3A所示，最后经由加热熟化制程而形成第一介质层15，使该第一介质层15形成第二窗口151以将焊垫12露出，如图3B所示，再于该集成电路组件11上溅镀黏着及电镀金属核种层形成凸块下金属层(Under BumpMetallurgy；UBM)16，如图3C所示，该凸块下金属层16将焊垫12以及护层、第一介质层13、15全面覆盖，接着利用涂布光阻、光罩曝光、显影、电镀制程于该凸块下金属层16上形成重配置金属线及焊垫14，且该重配置焊垫14相对由焊垫12上方延伸至焊垫12一侧的第二介质层15上方，如图3D所示，且该重配置焊垫14与部份凸块下金属层16重叠。

最后，再经由一次的光阻涂布、曝光、显影、蚀刻将未覆盖有重配置焊垫14的凸块下金属层16去除，再将光阻去除，则完成整体重配置焊垫的结构，如图2A、B所示。

其中，经由曝光、显影制程成型后，该第一介质层15形成有相对应使焊垫露出的第二窗口151，如图3A、E所示，故该第一介质层15除第二窗口151的设置外，其它区域为连续性区域范围，而该第一介质层15为聚亚醯胺(polyimide)、苯并环丁烷(BCB；Benzocyclo-buthene)、或硅胶(silicone)等高分子聚合物材质制成，当经由加热熟化制程时，因温度效应致使该第一介质层15产生收缩应力，使得整体晶圆薄化及切割后会产生晶粒弯曲现象。

发明内容

本发明的主要目的即在提供一种降低应力的介电层结构及其制造方法，目的在降低第一介质层于熟化后产生的收缩应力，以防止晶圆薄化及切割后产生晶粒弯曲现象的介电层结构及其制造方法。

为达上揭目的，本发明的集成电路组件上设有焊垫以及一护层以及第一介电层，该护层覆盖于集成电路组件表面，而第一介电层则覆盖于护层表面，且护层以及第一介电层并暴露该焊垫，而第一介电层上并设有与焊垫藉由凸块下金属层(UBM)及后续电镀金属层与原始焊垫连接的重配置焊垫；其中，该第一介电层形成有复数穿槽，各穿槽将该第一介电层分割成复数区块，利用各不连续的区块降低第一介质层于熟化后产生的收缩应力，并透过各穿槽缓冲该第一介质层的热膨胀，以防止晶圆薄化及切割后产生晶粒弯曲的现象。

附图说明

图1为一般焊垫于集成电路组件上的结构示意图；

图2A～C为习有重配置焊垫于集成电路组件上的结构示意图；

图3A～D为习有重配置焊垫成型于集成电路组件上的流程结构示意图；

图3E为习有介电层结构的结构示意图；

图4为本发明中重配置焊垫于集成电路组件上的结构示意图；

图5为本发明中第一介电层结构第一实施例的结构示意图；

图6A～E为本发明中介电层结构以及重配置焊垫成型于集成电路组件上的流程结构示意图；

图7A～B为本发明中另一介电层结构成型于重配置焊垫上的流程结构示意图；

图8为本发明中第一、第二介电层的结构示意图。

【图号说明】

集成电路组件11        焊垫12

护层13                重配置焊垫14

介质材料层15′        第一介质层15

第二窗口151           凸块下金属层16