[发明专利]嵌入式动态随机存取存储器

说明书

技术领域

本发明涉及一种嵌入式(embedded)动态随机存取存储器(DRAM)，且特别涉及一种嵌入式DRAM的信号时序控制(Timing Control)。

背景技术

微电子芯片的集成电路主要用于缩小元件尺寸与元件间的连结或间距的尺寸，也可在维护数据信号的完整性时加快处理速度。典型地，高效能微处理器芯片使用高速缓冲存储器来存储数据，例如，存储芯片中的处理器所需的指令与数据。高速缓冲存储器(例如，第一级缓冲存储器(First Level(L1)Cache))设置于接近处理器的位置以达到最佳的效率与准确性。L1缓冲存储器主要利用静态随机存取存储器(Static Random Access Memory，简称为SRAM)技术(例如，具有6个晶体管的SRAM)所制造，其提供可靠的效能。然而，SRAM占用了微处理器芯片非常大的面积。

由于L1缓冲存储器的尺寸限制，基于数据遗失的发生，处理器发出命令以自一外芯片(Off-chip)主存储器取得数据。高数据遗失率将会导致重大的效能损失。为了克服与数据遗失相关的问题，在微处理器芯片中使用第二级缓冲存储器(Second Level(L2)Cache)来存储处理器所需的指令与数据。

利用具有较大数据频宽与较大内部总线宽度的嵌入式DRAM作为L2缓冲存储器以取代传统的SDRAM缓冲存储器。由于每一DRAM存储器单元由一晶体管与一电容器所组成，在相同的排列密度下，DRAM缓冲存储器的实际尺寸远小于具有6个晶体管的SRAM。但作为L2缓冲存储器，嵌入式DRAM必须在较高的速度下运行，即一个周期时间为6奈秒(nanosecond，ns)或小于6奈秒。如此一来，不只需要较短的单元存取时间，且也需要嵌入式DRAM做较紧凑的内部时序控制。图1显示在一时间周期Tc内的重要信号(Critical Signal)的时序关系波形图。曲线110表示为一字线(Word-line，WL)信号，其在时间T1时开启(Turn On)字线WL。当字线WL开启时，比特线对(Bit-line(BL)Pair)120开始分裂(Split)。在时间T2时，当比特线对120形成足够的电压差(Voltage Differentiation)时，启动一感应放大器以开始感应比特线(BL)电压差。在感测单元数据的时候，在时间T3时使能一列选择(Column Select)信号，以允许数据输入。接着，在时间T4时关闭(Turn Off)字线WL。为了准备下一时间周期的读取操作，在时间周期Tc结束前，比特线BL于时间T5时开始预先变化。为了使嵌入式DRAM能正确地运作，必须严密地控制T1、T2、T3、T4与T5时序。特别是这些时序的关系在所有特定的流程、电压与温度(压力-体积-温度特性(Pressure-Volume-Temperature(简称为PVT)))条件中必须有足够的容限(Margin)。此外，130表示为读取行选择信号(Read Column Select Signal)，而140表示为比特线均等化信号(Bitline Equalization Signal)。

传统的嵌入式DRAM使用其本身的延时链(Self Timed Delay Chain)来控制重要信号的时序。然而，相对于核芯阵列(Core Array)而言，延时链对于PVT的变化会有不同的反应，即根据延时链而产生的时序关系可能无法匹配嵌入式DRAM单元阵列的需求。为了确保嵌入式DRAM在所有特定PVT条件下皆可正确运作，电路设计者必须设计较大的时序容限(Margin)，因而嵌入式DRAM的运作速度将会减慢。

利用阵列装置来追踪时序，例如，在实际阵列区外建立微型阵列(MiniArray)，由于微型阵列(Mini Array)与实际阵列具有相同结构，故可解决上述不匹配的问题，且可相等地回应PVT变化。但在大多数情况下，在已是大面积的芯片上增设微型阵列是不实际的。

发明内容

因此，本发明提供了一种使用DLL电路的嵌入式DRAM，其可精确地控制延迟时间(Delay Time)，且自动适应嵌入式DRAM中的不同内部控制的时钟信号变化。