[发明专利]形成半导体器件微图案的方法

说明书

相关申请的交叉引用

本申请要求2007年5月11日提交的韩国专利申请10-2007-045999的优先权，通过引用将其全部内容并入本文。

技术领域

本发明涉及形成半导体器件微图案的方法，更具体涉及形成如应用于形成DRAM位线接触孔的微图案的方法。

背景技术

随着半导体器件集成度的增加，最小线宽逐渐缩小。为了实现由于器件集成度更高而导致的期望微线宽，采用了几种工艺方法。

然而，使用间隔物形成的微图案仅仅可应用于线和间隔图案。具体地，所述微图案可用于单元栅极区图案具有非常简单图案的情况下，例如NAND快闪存储器件或具有优异规则性的二维阵列。如果使用双曝光和蚀刻技术(DEET)方法，可形成DRAM的位线接触孔图案，但是临界尺寸(CD)由于覆盖问题而变得不规则。另外，由于必须两次实施掩模形成过程，所以增加了制造成本。

发明内容

本发明涉及通过形成具有第一接触孔的第一辅助图案来形成具有目标CD的微图案，其中所述第一接触孔在形成四边形的四个相邻绝缘图案的中心处和具有与绝缘图案相同的形状，并且本发明也可应用于DRAM位线接触孔形成过程。

根据本发明第一实施方案的半导体器件微图案的形成方法，在半导体衬底上形成蚀刻目标层、第一硬掩模层和菱形绝缘图案。在包括绝缘图案的第一硬掩模层上形成第一辅助图案，其中在形成四边形的四个相邻绝缘图案的中心处形成具有与绝缘图案相同形状的接触孔。通过蚀刻第一辅助图案形成第二辅助图案使得暴露出绝缘图案的顶表面。除去暴露的绝缘图案。通过利用以第二辅助图案作为蚀刻掩模的蚀刻过程来蚀刻第一硬掩模层来形成第一硬掩模图案。利用第一硬掩模图案蚀刻蚀刻目标层。

所述蚀刻目标层可以具有导电层和绝缘层的堆叠结构。第一硬掩模层可以具有非晶碳层和SiON层的堆叠结构。绝缘图案可由氧化物制成。

第一辅助图案由碳层或多晶硅层形成。第一辅助图案具有不同于绝缘图案的蚀刻选择性。第一辅助图案可以形成至一定的厚度，使得在绝缘图案的端部的侧壁上形成的第一辅助图案与在相邻绝缘图案的端部的侧壁上形成的第一辅助图案相接触。在接触孔的周边区域中形成的第一辅助图案可以相对于在绝缘图案上形成的第一辅助图案具有台阶。在接触孔的周边区域中形成的第一辅助图案的高度可低于在绝缘图案上形成的第一辅助图案。可以在第一辅助图案上进一步形成第二硬掩模层，使得在形成第一辅助图案之后填隙接触孔之间的间隔。第二硬掩模层可以由导电材料或绝缘材料制成。第二硬掩模层可以由包含硅(Si)的有机底部抗反射涂层(OBARC)材料或旋涂玻璃(SOG)材料制成。当使用SOG材料时在沉积过程之后进一步实施烘焙过程。第二硬掩模层可以具有不同于第一辅助图案的蚀刻选择性。在第二硬掩模层形成之后，可进一步除去第二硬掩模层直至暴露出第一辅助图案的顶表面。

利用回蚀刻过程蚀刻第一辅助图案。在形成在绝缘图案上的第一辅助图案的蚀刻过程中，也可以部分除去在接触孔的周边区域中形成的第一辅助图案的顶表面。在绝缘图案的除去过程中，还除去残留的第二硬掩模层。在接触孔的周边区域中形成的第二辅助图案可以相对于在绝缘图案的周边区域中形成的第二辅助图案具有台阶。在接触孔的周边区域中形成的第二辅助图案的高度低于在绝缘图案上形成的第二辅助图案。

根据本发明第二实施方案的半导体器件微图案的形成方法，在半导体衬底上形成蚀刻目标层、第一硬掩模层和菱形绝缘图案。在包括绝缘图案的第一硬掩模层上形成第一辅助图案，其中在形成四边形的四个相邻绝缘图案的中心处形成具有与绝缘图案相同形状的接触孔。在第一辅助图案之间形成第二硬掩模层。通过蚀刻第一辅助图案形成第二辅助图案，使得绝缘图案的顶表面暴露。除去暴露的绝缘图案和第二硬掩模。通过利用以第二辅助图案作为蚀刻掩模的蚀刻过程来蚀刻第一硬掩模层以形成第一硬掩模图案。利用第一硬掩模图案蚀刻蚀刻目标层。

所述蚀刻目标层可以具有导电层和绝缘层的堆叠结构。第一硬掩模层层可以具有非晶碳层和SiON层的堆叠结构。绝缘图案可由氧化物制成。

第一辅助图案可以由碳层或多晶硅层形成。第一辅助图案可具有不同于绝缘图案的蚀刻选择性。第一辅助图案可以形成至一定的厚度，使得在绝缘图案的端部的侧壁上形成的第一辅助图案与在相邻绝缘图案的端部的侧壁上形成的第一辅助图案相接触。在接触孔的周边区域中形成的第一辅助图案相对于在绝缘图案上形成的第一辅助图案具有台阶。在接触孔的周边区域中形成的第一辅助图案的高度低于在绝缘图案上形成的第一辅助图案。