[发明专利]芯片测试器、用于提供定时信息的方法、测试夹具套装、用于对传输延迟信息进行后处理的装置、用于对延迟信息进行后处理的方法、用于测试待测试器件的芯片测试设施和方法

说明书

背景技术

本发明一般地涉及芯片测试器、用于提供定时信息的方法、测试夹具套装、用于对传输延迟信息进行后处理的装置、用于对延迟信息进行后处理的方法、用于测试待测试器件的芯片测试设施和方法。 

在实施例中，本发明涉及在驱动共享测试环境下的夹具延迟校准。 

在测试器件领域中，常常优选将多个待测试器件连接到公用线路。因此，至少两个待测试器件的端子被连接到芯片测试器的公用通道。这些端子通常被指定为共享端子。然而，这些待测试器件的端子中有一些被优选地经由单独的(非共享的或未被共享的)线路连接到芯片测试器的通道。因此，在典型设置中，存在以下两种端子：经由共享线路被连接到芯片测试器的待测试器件的共享端子和经由未被共享的线路被连接到芯片测试器的通道的未被共享的端子。 

然而，对用于将多个待测试器件连接到单个通道的线路的共享在获得可靠测试结果方面会带来很大困难。 

发明内容

为此，本发明的一些实施例的目的在于创建用于测试待测试器件的改进概念。 

这一目的通过以下途径来实现：根据权利要求1的芯片测试器、根据权利要求21的用于提供信息以调节芯片测试器的定时的方法、根据权利要求22的测试夹具套装、根据权利要求24的用于对多个传输延迟值进行后处理的装置、根据权利要求32的用于对多个传输延迟值进行后处理的方法、根据权利要求33的芯片测试设施和根据权利要求36的用于同时测试两个待测试器件的方法。 

本发明的实施例创建用于测试至少两个待测试器件的芯片测试器。该芯片测试器包括第一通道和第二通道、用于生成针对芯片测试器的通道的定时信息的定时计算器和通道模块配置器。定时计算器适用于生成用于芯片测试器的通道的定时信息，并且还适用于获得传输延迟差信息，该信息描述一方面从芯片测试器的第一通道端口到第一待测试器件(DUT)的第一端子的传输延迟与另一方面从芯片测试器的第一通道端口到第二待测试器件的第一端子之间的传输延迟的差值。定时计算器适用于基于传输延迟差信息提供用于被连接到第一待测试器件或第二待测试器件的芯片测试器的第二通道的定时信息。通道模块配置器适用于基于定时信息配置芯片测试器的第二通道。 

此外，本发明创建根据并列的独立权利要求的装置和方法。另外，本发明的实施例用从属权利要求来限定。 

附图说明

下面将参考附图来描述本发明的实施例，在附图中： 

图1示出了根据本发明实施例的芯片测试器的示意图； 

图2a到2c示出了根据本发明实施例的两个待测试器件的可能配置； 

图3示出了根据本发明实施例的被连接到两个待测试器件的芯片测试器的示意框图； 

图4a示出了根据本发明实施例的在芯片测试器的通道端口处可能出现的示例性波形的图形化表示； 

图4b示出了根据本发明实施例的在芯片测试器的通道端口处可能出现的示例性波形的图形化表示； 

图4c示出了根据本发明实施例的在芯片测试器的通道端口处可能出现的示例性波形的图形化表示； 

图4d示出了根据本发明实施例的在芯片测试器的通道端口处可能出现的示例性波形的图形化表示； 

图4e示出了根据本发明实施例的在第一待测试器件的端子处可能出现 的示例性波形的图形化表示； 

图4f示出了根据本发明实施例的在第二待测试器件的端子处可能出现的示例性波形的图形化表示； 

图5示出了根据本发明实施例的在芯片测试器中可能出现的输出波形和采样基准时间的图形化表示； 

图6示出了根据本发明实施例的用于对传输延迟值进行后处理的装置的示意框图； 

图7a示出了根据本发明实施例的实际待测试器件板和可能的相应原始传输延迟值文件的图形化表示； 

图7b示出了根据本发明实施例的可能的有效待测试器件板和可能的相应有效传输延迟值文件的图形化表示； 

图7c示出了根据本发明实施例的另一可能的有效待测试器件板和可能的相应有效传输延迟值文件的图形化表示； 

图7d示出了用于测试两个待测试器件的扩展配置的示例； 

图8示出了根据本发明实施例的用于确定平均传输延迟差值的平均方案的图形化表示； 

图9示出了根据本发明实施例的待测试器件板套装的图形化表示； 

图10示出了根据本发明实施例的包括多于两个待测试器件的待测试器件板的图形化表示；