[发明专利]下行链路接收机比特速率处理器的结构

权利要求书

1、一种用于处理无线系统中的物理信道数据的比特速率处理器，所述比特速率处理器包括：

前端处理器，所述前端处理器用于处理所述物理信道数据并生成经编码的传输信道数据；

传输信道缓冲器，所述传输信道缓冲器用于存储所述经编码的传输信道数据，所述传输信道缓冲器跟在所述前端处理器中的解速率匹配操作之后；以及

后端处理器，所述后端处理器用于处理来自所述传输信道缓冲器的所述经编码的传输信道数据并生成解码后的传输信道比特。

2、根据权利要求1所述的比特速率处理器，其中，所述前端处理器包括：

帧缓冲器，所述帧缓冲器接收所述物理信道数据；

第一级，所述第一级对来自所述帧缓冲器的所述物理信道数据进行解映射并提供解映射后的物理信道数据；

中间帧缓冲器，所述中间帧缓冲器从所述第一级接收所述解映射后的物理信道数据；以及

第二级，所述第二级用于处理来自所述中间帧缓冲器的所述解映射后的物理信道数据并提供所述经编码的传输信道数据。

3、根据权利要求2所述的比特速率处理器，其中，所述后端处理器包括第三级和输出缓冲器，所述第三级包括：缩放电路，其对来自所述传输信道缓冲器的所述经编码的传输信道数据进行缩放；解码器，其对缩放后的传输信道数据进行解码；以及CRC校验器，其用来提供解码后的传输信道比特，而所述输出缓冲器用来接收解码后的传输信道比特。

4、根据权利要求3所述的比特速率处理器，其中，所述第二级包括编码复合传输信道解交织器、解扰器、解速率匹配块和传输信道解交织器。

5、根据权利要求3所述的比特速率处理器，其中，所述第一级被配置为清空当前帧数据的所述帧缓冲器，以使得正所述第二级和所述第三级在处理所述当前帧数据的同时，下一帧的物理信道数据能够被写入所述帧缓冲器。

6、根据权利要求3所述的比特速率处理器，其中，所述输出缓冲器具有两个或更多个存储器库从而允许在不同的库中同时进行读和写。

7、根据权利要求1所述的比特速率处理器，其中，所述前端处理器被配置成以串行的方式处理不同编码复合传输信道的物理信道数据。

8、根据权利要求1所述的比特速率处理器，其中，所述后端处理器被配置成以串行的方式处理不同传输信道的经编码的传输信道数据。

9、一种用于处理无线系统中的物理信道数据的比特速率处理器，所述比特速率处理器包括：

帧缓冲器，所述帧缓冲器接收所述物理信道数据；

第一级，所述第一级用于对来自所述帧缓冲器的所述物理信道数据进行解映射并提供解映射后的物理信道数据；

中间帧缓冲器，所述中间帧缓冲器从所述第一级接收所述解映射后的物理信道数据；

第二级，所述第二级用于处理来自所述中间帧缓冲器的所述解映射后的物理信道数据并提供经编码的传输信道数据；

传输信道缓冲器，所述传输信道缓冲器用于从所述第二级接收所述经编码的传输信道数据；

第三级，所述第三级用于处理来自所述传输信道缓冲器的所述经编码的传输信道数据并提供解码后的传输信道比特；以及

输出缓冲器，所述输出缓冲器从所述第三级接收所述解码后的传输信道比特。

10、根据权利要求9所述的比特速率处理器，其中，所述第一级包括解映射引擎。

11、根据权利要求10所述的比特速率处理器，其中，所述第二级包括编码复合传输信道解交织器、解扰器、解速率匹配块、传输信道解交织器和缩放因子估计块。

12、根据权利要求11所述的比特速率处理器，其中，所述第三级包括用于对所述经编码的传输信道数据进行缩放的缩放电路、用于对缩放后的传输信道数据进行解码的解码器以及CRC校验器。

13、根据权利要求9所述的比特速率处理器，其中，所述第一级被配置为清空当前帧数据的所述帧缓冲器，以使得在所述第二级和所述第三级正在处理所述当前帧数据的同时，下一帧的物理信道数据能够被写入所述帧缓冲器。

14、根据权利要求9所述的比特速率处理器，其中，所述输出缓冲器具有两个或多个库从而允许在不同的库中同时进行读和写。