[发明专利]具有垂直定向纳米棒的泄漏降低的DRAM存储器单元及其制造方法

说明书

相关申请案

本发明申请案主张2006年9月20日申请的第11/524,343号美国申请案的优先权权 益，所述美国申请案以引用的方式并入本文中。

技术领域

本文所揭示的信息大体上涉及包括存储器单元在内的半导体装置的实施例。

背景技术

半导体装置工业具有对减小(例如)在计算机及移动通信系统中所发现的动态随机 存取存储器(DRAM)中所使用的装置的尺寸的市场驱动的需求。当前，所述工业依赖 于减小或缩放其基本装置的尺寸的能力来提高装置密度。这包括缩放金属氧化物半导体 场效应晶体管(MOSFET)的沟道长度。MOSFET的增加的沟道缩放可降低沟道电阻。 因此，沟道泄漏电流可能增加。此关系已使得当前MOSFET沟道设计较不适用于提供 越来越小的存储器单元，且因此，需要寻找其它机制以产生减小的单元几何形状。

附图说明

在附图(其未必按比例绘制)中，相同数字在若干视图中始终描述大致相似的组件。 具有不同字母后缀的相同数字表示大致相似组件的不同实例。附图大体上借助于实例而 非限制来说明本文献中所论述的各种实施例。

图1A到图1C为说明根据本发明各种实施例的纳米棒形成的横截面。

图1D为根据本发明各种实施例的纳米棒的透视图。

图2A到图2B为说明根据本发明各种实施例的MOSFET的横截面。

图3为说明根据本发明各种实施例的MOSFET的表面视图。

图4为说明根据本发明各种实施例的存储器单元的横截面。

图5为根据本发明各种实施例的存储器装置的框图。

图6说明根据本发明各种实施例的半导体晶片。

图7说明根据本发明各种实施例的电路模块。

图8为说明根据本发明各种实施例的作为存储器模块的电路模块的框图。

图9为说明根据本发明各种实施例的电子系统的框图。

图10为说明根据本发明各种实施例的作为存储器系统的电子系统的框图。

图11为说明根据本发明各种实施例的作为计算机系统的电子系统的框图。

具体实施方式

一种用以增加半导体的芯片上存储容量的方法是增加每单位面积的电容器单元的 数目，其大体上意味着减小电容器的总尺寸。然而，减小电容器尺寸可导致每单元具有 较低电容。如果较低单元电容意味着需要较多电容性元件来维持或改进性能特征(例如 随时间维持存储电荷的能力)，则电容器密度中的任何增益可能被抵销。双面电容器提 供一种有用的装置结构，其用于在没有相应面积增大的情况下增加电容。可(例如)通 过增加分离电容器极板的绝缘体材料的介电常数来将双面电容器缩放得较小。

用于DRAM存储器单元的双面电容器通常耦合到位于紧密接近之处的存取晶体管。 出于性能原因且为了最大化单元密度，存取晶体管及双面电容器可以堆叠式电容器-晶体 管布置来形成。那么，用于此布置的双面电容器的尺寸的持续减小可涉及存取晶体管的 进一步减小(或缩放)。在MOSFET的情况下，缩放得较小通常意味着减小沟道长度以 及沟道宽度，这可导致较低漏极-源极电阻(r_ds)。较低r_ds可允许较高关闭状态泄漏电流 在漏极与源极之间流动。较低r_ds可能是由于短沟道效应(例如漏极诱发势垒降低 (DIBL))引起的沟道导电性增加的结果。在接近沟道反转阈值时，可能在源极与沟道之 间形成阻挡漏极电流流动的电位势垒。漏极电压的施加可减小源极与沟道之间的电位势 垒高度，从而在接近及低于阈值时增加漏极电流。漏极电流可因此是由于漏极电压以及 栅极电压引起的，从而在接近或低于反转阈值时有效地减小r_ds。还可能在较短沟道长度 处由于较高栅极电场的缘故而发生较高栅极泄漏电流。随着沟道长度减小，本发明的许 多实施例可操作以降低泄漏电流。