[发明专利]形成含碳外延硅层的方法

说明书

技术领域

本发明是关于半导体组件的工艺，更具体地，是关于形成含碳外延硅 层的方法。

背景技术

随着小型晶体管的生产，超浅源/漏极接面的制造变得更具挑战性。一 般而言，次100纳米(sub-100nm)的互补性金属氧化物半导体 (Complementary Metal-Oxide Semiconductor；CMOS)组件，所要求的接 面深度需小于30nm。含硅材料(例如硅、硅锗或碳化硅)的外延层，常利用 选择性的外延沉积(selective epitaxial deposition)，形成于接面中。一般而 言，选择性外延沉积能够让外延长在硅沟(silicon moats)上，而非长在介电 区上。选择性外延可用于半导体组件，例如提高源/漏极、源/漏极延展、接 触插塞或双极性组件的基层沉积。

一般而言，选择性外延工艺牵涉到沉积反应与蚀刻反应。沉积反应与 蚀刻反应是同时发生，但对于外延层与多晶质层则具有不同的反应速率。 于沉积的过程中，外延层是形成于一单晶硅层表面，而多晶质层则沉积于 至少第二层上，例如多晶质层及/或非晶质层。然而，所沉积的多晶质层其 蚀刻速率通常较外延层快。因此，通过改变蚀刻气体的浓度，净选择工艺 的结果为外延材料的沉积，同时限制了或并无多晶质材料的沉积。举例而 言，选择性外延工艺会在单晶硅表面上形成含硅材料的外延层，而于间隙 壁上无任何沉积。

在形成提高源/漏极与源/漏极延展的特征时，例如在形成含硅的金氧半 场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor， MOSFET)组件时，含硅材料的选择性外延沉积技术具有相当助益。源/漏 极延展的制造方式，是先蚀刻硅表面以制造出嵌壁式的源/漏极，再利用选 择性成长的外延层，例如硅锗材料，填入蚀刻后的表面。选择性外延能以 内掺杂(in-situ doping)近乎完全的掺杂活化(dopant activation)，进而省略 后续的退火工艺。因此，可通过硅蚀刻与选择性外延准确地定义出接面深 度。另一方面，超浅源/漏极无可避免地会导致串联电阻的增加。此外，在 形成硅化物过程中的接面消耗(junction consumption)，会进一步地提高串 联电阻。为了弥补接面消耗，于接面上外延地且选择性地成长提高的源/漏 极。一般而言，提高的源/漏极层为未掺杂硅。

然而，现有选择性外延工艺具有某些缺点。为了在现今的外延工艺中 维持选择性，因此前体的化学浓度以及反应温度必须在沉积过程中全程控 管与调整。若未提供足够的硅前体，蚀刻反应则会居于主要，并延滞整个 工艺。此外，亦可能产生对基材有害的过度蚀刻。若未提供足够的蚀刻前 体，沉积反应则会居于主要，降低在基材表面形成单晶硅与多晶质材料的 选择性。另外，现今选择性外延工艺需以高反应温度进行，例如800℃、 1000℃或更高。但由于热预算(thermal budget)的考量，且于基材表面可能 有难以控制的氮化反应，在制成过程中，此高温反应是是不利的。另外， 部分外延膜及/或工艺在形态上则有产生缺陷的倾向，例如于膜中产生坑洞 或表面粗糙。

因此，仍待开发需一种可选择性且外延沉积硅与含硅化合物的工艺。 此外，在快速沉积速率且工艺温度维持于例如约800℃或更低时，此工艺 需能与各种元素浓度形成含硅化合物。最后，此工艺应产生低缺陷的膜或 膜堆栈(例如较少的坑洞、断层、粗糙、点缺陷等)。

发明内容

于本发明的第一方面中，提供一种在基材上形成外延层堆栈的方法。 此方法包含：(1)选择该外延层堆栈的一标的碳浓度；(2)在该基材上形成一 含碳硅层，并依据所选择的该标的碳浓度，选择该含碳硅层所具有的一初 始碳浓度、一厚度以及一沉积时间的至少一者；以及(3)在蚀刻前，在该含 碳硅层上形成一非含碳硅层。

于本发明的第二方面中，提供一种形成外延层堆栈的方法。此方法包 含：(1)选择该外延层堆栈的一标的碳浓度；(2)通过交替沉积含碳硅层与非 含碳硅层，形成该外延层堆栈。依据该含碳硅层的一总厚度、一初始碳浓 度以及一沉积时间的至少一者，达到该标的碳浓度。