[发明专利]用于集成电路的功率半导体器件结构及其制造方法

说明书

技术领域

本发明涉及半导体器件，更具体地，涉及能够包含在集成电路装置中的功率半导体器件及其制造方法。

背景技术

功率集成电路提供在单个半导体衬底上与其它诸如CMOS逻辑器件之类的其它集成电路装置集成的功率器件。

包括功率器件(与其它类型的半导体器件组合)的集成电路装置的设计和制造在将器件性能最大化和工艺成本最小化方面面临众多挑战。例如，最佳的功率器件为所谓的“沟槽MOS”(具有垂直结构)，而诸如CMOS逻辑器件之类的其它半导体器件的结构为典型地侧向。具体地，最佳分立功率器件具有垂直结构，因此源极和漏极设置在衬底的相对主表面上，并且由沟槽栅极控制的电流是垂直的(与第一主表面垂直)。相反，在CMOS逻辑器件中，源极和漏极与第一主表面相邻地形成，并且由沟道区域侧向地间隔开，在所述沟道区域上形成栅极结构，使得电流是侧向的(与第一主表面平行)。由于这些结构不同和尺寸不同，用于形成垂直功率器件和侧向CMOS的常规制造工艺相当地不同。

为解决这些冲突的要求，常规的方法是采用侧向DMOS功率器件代替垂直沟槽MOS器件以允许功率和逻辑器件的集成。在侧向DMOS或延伸的漏极MOSFET功率器件中，在与CMOS器件相同的第一主表面处配置源极和漏极，并且电流是侧向的。然而，由于其侧向的配置以及由于与沟道和漂移区相关联的电阻导致的其侧向尺寸的限制，DMOS功率器件耗费相当大的管芯面积。具体地，由于必须的高阱(和/或抗穿通)掺杂水平，难以实现DMOS器件的沟道长度的减小，这限制了可实现的击穿电压。相同的问题是漂移区的侧向按比例变化，这由器件能够处理的最大电场(对于优化的器件为至多是20V/微米)确定。漂移区的侧向按比例变化的减少使得更加难以提供大约30V以上的击穿电压。此外，需要适应高电压应用的厚栅极氧化物阻止了栅极/沟道长度减少到基本上1微米以下(由于合理的阈值电压)。

使用垂直功率器件(即，沟槽MOS)允许侧向按比例变化，因此耗费较少的面积，但是，由此制造工艺需要形成掩埋的N+/P+层，并且形成它们之间的连接，这与当前的CMOS工艺是不容易兼容的。

US-A-5723891公开了一种沟槽CMOS晶体管结构，该沟槽CMOS晶体管结构具有第一主衬底表面上侧向间隔开的源极和漏极区域，和形成在源极和漏极之间的沟槽中的栅极。沟槽具有非均匀的绝缘衬里(lining)，因此沟槽栅极的漏极侧上的衬里较厚。因此，沟槽栅极的源极侧上的薄衬里限定了沟道。电流既是侧向的，又是垂直的，从源极到沟道的电流是垂直的，在沟槽栅极下的进入漏极漂移区是侧向的，并且从漂移区到漏极是垂直的。当与常规的DMOS功率器件比较时，这种结构使减小单元倾斜成为可能，但是其制造方法不容易与常规的集成电路制造工艺兼容。此外，US-A-5 713 891的沟槽DMOS功率器件的切换速度并未得到优化。

发明内容

本发明力图提供一种用于集成电路应用(包括高压应用)的改进的功率器件结构，以及一种更适于与标准的集成电路(例如，CMOS)工艺组合应用的制造方法。

根据第一方面，本发明提供了一种半导体器件，包括具有第一主表面的半导体衬底；沟槽，从第一主表面延伸到衬底中；第一导电类型的第一和第二杂质掺杂区域，位于与第一主表面相邻的沟槽的各自的第一和第二相对侧处；与第一导电类型相反的第二导电类型的本体区，位于仅在沟槽的第一侧上的第一杂质掺杂区域下；第一导电类型的漂移区，位于本体区和第二杂质掺杂区域下，所述沟槽终止于漂移区中；导电栅极，通过栅极绝缘体与本体区绝缘；以及沟槽中的导电场板，所述场板基本上与导电栅极平行地延伸到沟槽中，达到大于或等于导电栅极深度的深度，其中所述场板通过场板绝缘层与沟槽中的漂移区绝缘，并且其中所述场板绝缘层的厚度基本上大于栅极绝缘体的厚度。

在一个实施例中，场板绝缘层至少是栅极绝缘体厚度的三倍，典型地，大于其厚度的大约五倍。例如，对于具有的栅极操作电压的范围在2到10V之间的器件，并且典型栅极绝缘层厚度在约3到15nm，场板绝缘层的厚度范围是大约50至800nm。对于需要100V击穿电压的器件，预期对于多至几个微米的沟槽尺寸(宽度/深度)和常规栅极绝缘体厚度，场绝缘板层可以具有至少500nm的厚度。对于更高的击穿电压，场板绝缘层厚度和栅极绝缘厚度之间的比率甚至更大。