[发明专利]带有钟控读出放大器的存储器

说明书

技术领域

本发明涉及电路，尤其是，涉及存储器电路。

背景技术

主要由于制造存储器电路中使用的工艺的不断缩放，存储器电路 不断地具有越来越多的存储位。缩放比例小于0.1微米的特征尺寸，其 减小了晶体管尺寸和供电电压，还由此产生具有提供不同的信号强度 的存储单元的存储器阵列。不同强度在操作速度上有不利的影响，其 通常直接关系到执行一个读操作所需要的时间。在操作频率超过1千兆 赫兹时尤其恶化。为了保持一个给定的速度要求，存储器电路通常将 一定数量的时间分配给用于执行读操作所需要的多种元素中的每个。 时间分配主要是从有效地址到使能字线的时间，在位线上完成充足的 信号的时间，从读出到位线上的信号到提供输出的时间，以及为下次 使能字线的准备中预充电(precharge)的时间。提高速度的典型方法 是设法减少以响应有效地址为开始的周期的这些操作需要的时间。随 着晶体管切换的速度由于缩放比例而提高，这对提供速度提高是有效 的。然而，速度不仅依赖于晶体管切换的速度，还依赖于存储单元的 强度。然而，存储单元的强度不是统一的，有时一些单元很弱不能满 足速度的需求，该特定的器件必须被认为是有缺陷的。

因此，需要减少有缺陷的器件的数量，并且用缩放比例保持速度 的提高。

附图说明

通过下面结合以下附图的优选实施例的细节描述，对于所属领域 技术人员，前述的和进一步的和更多的本发明的特定目的和优点将变 得显而易见：

图1是依据本发明的一个实施例的存储器电路；以及

图2是有利于理解图1中的存储器电路的操作的时序图。

具体实施方式

一方面，存储器电路通过使能读出放大器来开始时钟周期，然后， 在同一个周期中，随后使能用于下一周期的地址。要被读出的信号出 现在位线或者位线对上。用于展开信号的更长的时间产生了更大的信 号。效果是如果对于展开信号，更多的时间是可用的，那么较弱的存 储器单元的逻辑状态更容易读出。随着读出放大器通过时钟周期的开 始被使能，用于展开信号的时间可以基于时钟周期的速度而变化。进 一步地，如果其他用于读的诸如预充电或者驱动响应于地址的字线的 操作是较快的，那么有更多的时间用于展开位线上的信号。结果是具 有较快的切换速度的器件能够产生更多的用于信号展开的时间，从而 能够检测较弱的存储器单元的逻辑状态。通过参考附图和下面的说明 能够更好的理解。

图1中所示的是具有操作性能高于1千兆赫兹并且由至少一些栅极 长度小于0.1微米的晶体管制成的存储器电路10，其包括存储器阵列12、 被耦合到阵列12的行解码器14、被耦合到阵列12的列解码器16、被耦 合到阵列12的预充电电路18、被耦合到列解码器16的读出放大器20、 被耦合到列解码器16的写驱动器22、被耦合到行解码器14和列解码器 16的地址寄存器24、以及对外部时钟Csys作出响应的用于为地址寄存器 24、预充电电路18、写驱动器22和读出放大器20生成时钟信号的时钟 生成器26。如图1所示，存储器阵列12中是存储器单元28、30、32和34； 字线36和38；以及位线40和42。存储器单元28和30被连接到字线36。 存储器单元34和32被连接到字线38。存储器单元28和34被连接到位线 40。存储器单元30和32被连接到位线42。存储器阵列12具有更多未示 出的位于更多字线和位线的交叉点的存储器单元。对于存储器阵列， 具有数以亿计的存储单元并非是异常的。存储器阵列12以及解码器14 和16的操作无须是什么不平常的事情，而可以是诸如DRAM，SRAM或 者非易失性存储器的普通的存储器。在SRAM的情况下，每个位线40 和42都可以是沿着列被连接到存储器单元的互补位线对。

在一个典型的存储器电路形式中，地址寄存器24接收外部地址， 然后提供列地址COLadd给列解码器16，提供行地址ROWadd给行解码 器14。通过行地址选择的字线使能沿着行的单元，并且所述单元展开 在与其连接的一或多个位线上的信号。列解码器16将被展开的信号耦 合到读出放大器，所述读出放大器在被选择的一或多个位线上读出被 展开的信号并提供相应于所述被发展的信号的输出和读出放大器输出 的数据。