[发明专利]具有在锁相环输入和反馈差分时钟的共模均衡器的零延迟缓冲器

说明书

技术领域

本发明涉及时钟缓冲器，特别涉及零延迟锁相环(PLL)时钟缓冲器。

发明背景

大型数字电子系统有许多必须相互进行通信的电路模块。通过使用同步数据传输的时钟，可以便于进行通信。大型系统可能要求许多时钟信号，其被应用到大负载。在时钟产生期间，这些时钟经常是相互同步的。较高的运行速度要求这些时钟是精准的。

锁相环(PLL)被用来接收一个外部时钟，并清除任何抖动或其它信号失真。在一个PLL里，输入时钟与由PLL产生的反馈时钟进行比较，而反馈时钟是由PLL改变以匹配输入时钟的相位和频率。

一种使用PLL的时钟发生器被称为零延迟缓冲器。许多时钟是由一个输入时钟产生。PLL被用来将一个反馈时钟匹配到输入时钟，使得反馈时钟匹配输入时钟的相位和频率。设计输入时钟缓冲器以将基准时钟的缓冲匹配到产生的多个输出时钟。PLL确保输出时钟的相位匹配输入时钟相位。

尽管通过PLL的延迟和缓冲是非零的，延迟被PLL调整到一个确切时钟周期。因此，延迟看上去是零，因为相位匹配以及延迟正好是一个时钟周期。，输出时钟和输入时钟之间的相位偏斜被零延迟时钟发生器的PLL推动到零。

当系统速度较慢时，可以在单个物理线(physical wire)或轨迹上运行的单端时钟是常见的。但是，目前的现代系统都是强烈地快速运行，并且单端时钟有太多信号失真，这会破坏系统运行。在噪声环境里外部源的干扰，如电磁干扰，可以被耦合到单端时钟内。

差分时钟是在两个物理线或轨迹上运行。时钟是由在两个物理线上的电压差表示。任何外部干扰往往是平等地耦合到差分时钟的两个物理线上，因此干扰往往被抵消。差分时钟可以使用相当小的电压摆动，因为差分接收器是很敏感的。较小的电压摆动会降低信号噪声和失真，从而产生更准确的时钟。

期望有一个零延迟时钟发生器的差分时钟。零延迟时钟发生器是令人期待的，其能够克服在差分信号内固有的问题，如共模漂移(common-mode drift)。

附图说明

图1是一个使用差分时钟的零延迟时钟发生器的模块图，强调其内的静态相位偏移问题；

图2是一个具有共模均衡器的零延迟时钟发生器，以降低由差分时钟的共模电压差所引起的相位偏移；

图3显示一个被连接到差分输入缓冲器的共模感应和均衡器；

图4是一个具有集成共模感应和均衡器的差分输入缓冲器的电路示意图；

图5是一个差分-单端(DTS)放大器的示意图；

图6是一个DTS放大器内的延迟作为一个共模电压函数的曲线图；

图7是一个具有集成共模感应和均衡器的差分输入缓冲器的BiCMOS实施例；

图8是另一个利用均衡器内基准电压的共模感应和均衡器；

图9是另一个仅调整一个时钟的共模感应和均衡器。

发明详述

本发明涉及差分零延迟时钟发生器的改进。以下描述使得本领域有技术人员能够制作和使用如在特定实施例及其要求内提供的本发明。本领域技术人员将熟悉对优选实施例的各种修改，并且在此所述的普通原理可以适用于其它实施例。所以，本发明不受限于所示和所述的特定实施例，而是符合与在此披露的原理和新颖特征一致的最广范围。

发明人已经认识到能够利用一个零延迟时钟发生器来产生差分时钟。但是，共模电压漂移是一个问题。载有差分时钟的两根物理线有一个静态电压，其被称为共模电压。时钟信号是一个在共模电压周围有小电压摆动的小交流信号。但是，由于干扰或其它原因，共模电压可以随着时间漂移得更高或更低。这些共模漂移可以破坏零延迟时钟缓冲的运作。发明人已经设计出电路来补偿这种共模漂移。

图1是一个使用差分时钟的零延迟时钟发生器的模块图，强调其内的静态相位偏移问题。一个基准时钟REFCK是一个差分时钟，其被输入到零延迟时钟发生器。输入时钟被差分缓冲12缓冲，产生第一输出时钟CK0，接着被应用到差分-单端(DTS)转换器14，其产生一个单端信号输入到相频检测器120。

一个反馈时钟RBCK是另一个差分时钟，其是由压控振荡器(VCO)122产生。反馈时钟FBCK被差分缓冲器16缓冲，并通过DTS转换器被转换为一个单端信号，其也被输入到相频检测器120。